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Arquitectura central de la codificación del cuerpo

Arquitectura central de la codificación del cuerpo


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En primer lugar, no soy un tipo de biología; Estoy en Ciencias de la Computación. Pero tengo un gran interés en todos los misterios de la naturaleza, desde el universo hasta el cuerpo humano. Entonces, quiero hacer una pregunta relacionada con la genética.
Como he leído, todos los rasgos biológicos de una persona (tanto masculinos como femeninos) se transmiten genéticamente a la descendencia (por supuesto, asumiendo el cruce). Entonces, si el color de ojos de mi mamá es azul y el color de ojos de mi papá también es azul, yo también obtendré el color azul, pero ¿qué pasa con la arquitectura central del cuerpo? Quiero decir que tengo 2 piernas en un lugar determinado de mi cuerpo (¡mi cintura, pero no de mi cabeza!) Y otras orientaciones similares.
¿Por qué son de esa manera? Si de alguna manera se cambiaran, ¿el cuerpo resultante sería estable? ¿La respuesta es diferente en caso de que el cambio sea artificial o natural?
¿Dónde se almacena exactamente esta información arquitectónica central (si la respuesta es ADN, entonces cómo?) Y en qué forma se almacena? ¿Cómo es que esa información no ha cambiado en miles de años o incluso millones de años? ¿Y es esa información de tal naturaleza que contiene pasos "exactos" para desarrollar una estructura cerebral saludable, digamos (que es realmente compleja)?
Mi otra pregunta es: si hay una comunidad de personas mutadas, ¿sus descendientes mutarán siempre con un 100% de certeza?

Sé que estas son muchas preguntas, pero como pueden ver, básicamente giran en torno a la información por la que tengo curiosidad. ¿Alguien puede abordar mi curiosidad?


¡Bienvenido a Biology.SE!

Tu pregunta es muy amplia. Además, su publicación tiene la opción predeterminada de contener varias preguntas. En el futuro, asegúrese de restringir su publicación a una sola pregunta, será mucho más probable que reciba una buena respuesta en ese momento. Espero poder dar algunas indicaciones sobre cómo obtener más conocimientos en esta respuesta. En esta respuesta, no considero todas sus preguntas una por una para responderlas (o guiarlo hacia la respuesta), pero creo que todas sus preguntas obtendrán una respuesta a medida que aprenda más sobre los temas que cito. Espero que la respuesta te ayude.

Muy básicos de la genética molecular.

Deberías empezar a tener algunas ideas sobre genética. Asegúrese de saber qué es un cromosoma, un gen, un alelo, una proteína y un fenotipo. Wikipedia te ayudará con eso. Vuelve a Biology.SE si algo te parece poco claro.

Conceptos básicos de genética y evolución.

Definitivamente estás interesado en el concepto de segregación. Este es un concepto muy fundamental en genética. La base de las leyes que gobiernan la segregación fue descubierta por Gregor Mendel y todavía llamamos a estas leyes básicas después de Mendel. Hablamos de segregación mendeliana. Es posible que desee buscarlo en Google.

Entonces te interesa el concepto de heredabilidad. He estado hablando de heredabilidad en diferentes publicaciones. En la tercera oración de mi respuesta aquí, hay una breve lista de publicaciones que definen el concepto de heredabilidad.

¿Color de ojos que dijiste?

Hablaste de la genética de la herencia del color de ojos. Aquí hay un post que te interesará entonces.

La genética del desarrollo

Su pregunta no es solo sobre la genética, sino también sobre la genética del desarrollo. Es posible que desee echar un vistazo a los conceptos básicos de la biología del desarrollo. La secuencia de ADN más famosa involucrada en la determinación del plan corporal de muchos seres vivos diferentes es la llamada homeobox. Hay muchas cosas interesantes sobre esta homeobox. Esta publicación puede interesarte por cierto.

Detalles aproximados sobre la evolución del desarrollo a lo largo del árbol de la vida.

¿Cómo es que la información [información arquitectónica] no cambia en miles de años o incluso en millones de años?

Realmente depende de como llamesinformación arquitectónica. Pero en cualquier caso evoluciona. Si piensas en cosas como el tamaño de un animal. Entonces puede evolucionar con bastante rapidez. Puede pensar en un cambio más importante, como desarrollar un nuevo par de piernas o desarrollar alas o una cabeza, entonces tiende a tomar más tiempo. A continuación se muestran solo algunos ejemplos de cómo los animales se diferencian en términos de plan corporal a lo largo del árbol de la vida.

Quizás te interese estudiar un poco el desarrollo o los primeros animales. Algunos tienen simetría radial mientras que otros (como nosotros) tienen simetría bilateral (ver wiki). Algunos animales tienen cabeza, otros no. Algunos animales tienen dos dermas mientras que otros tienen tres dermas. los Deuterostomata (vertebrados, tunicados, equinodermos,…) tienen un desarrollo donde el blastoporo de la gástrula se convierte en el ano mientras que en el protestomata (ahora se piensa que no es monofilético y se divide en ecdisozoos y lophotrocozoa (ver aquí)) el blastoporo se convierte en la boca. Entre el artrópodos (insectos, arañas, milpiés,…) la historia también es muy interesante. Algunos tienen un cuerpo muy segmentado con un par de patas en cada segmento (milpiés), mientras que otros grupos han fusionado esos segmentos. Las arañas tienen solo dos partes grandes del cuerpo, mientras que los insectos tienen tres partes grandes del cuerpo. En los insectos, el tórax (una de las 3 partes del cuerpo con la cabeza y el abdomen) contiene tres segmentos y cada segmento sostiene un par de patas. Los primeros insectos voladores también tenían tres pares de alas, ahora degeneradas en dos e incluso en una en Dípteros.


Arquitectura central de la codificación corporal - Biología

El matrisoma se define como el conjunto de más de 1000 genes que codifican ECM y proteínas asociadas a ECM.

Se discuten los enfoques bioinformáticos y experimentales para estudiar la ECM / matrisoma.

Presentamos un nuevo sitio web y una base de datos MatrisomeDB para centralizar los recursos en el matrisome.

Presentamos un borrador de un atlas de ECM que recopila datos proteómicos sobre la ECM de 14 tejidos y tumores diferentes.

Los datos "ómicos" proporcionan conocimientos novedosos sobre las funciones de ECM en el desarrollo, la homeostasis y la enfermedad.


Abstracto

Treinta años de investigación han acumulado una amplia evidencia de que los grupos de podosomas califican como orgánulos celulares genuinos que se encuentran en más y más tipos de células. Un podosoma es un microdominio dinámico basado en actina y unido a membrana y el orgánulo consiste en una red interconectada de tales unidades básicas, formando una superestructura citoesquelética unida a la membrana plasmática. En esta ubicación estratégica, los podosomas son sitios privilegiados de interacciones con el entorno pericelular que regula su formación, densidad, vida, distribución, arquitectura y funcionamiento. La polimerización de actina es la fuerza impulsora detrás de la mayoría de las características de los podosomas. A diferencia de los orgánulos clásicos, los podosomas no son vitales a nivel celular, sino que cumplen funciones diversas y a menudo intrincadas, de las cuales la adhesión, la degradación de la matriz y la detección del sustrato son las más establecidas. Estas capacidades involucran moléculas específicas, dependen de la organización de los podosomas y pueden variar según el tipo de célula en la que se forman. Las enfermedades asociadas a los podosomas se manifiestan por la pérdida o ganancia de las funciones del podosoma e incluyen enfermedades genéticas que afectan a los componentes del podosoma y varios cánceres en los que las células tumorales expresan ectópicamente equivalentes de podosomas (invadopodia).


Disponibilidad de datos

Consulte Datos complementarios 4 para obtener una lista de dónde encontrar los datos y códigos disponibles en línea. En esencia, todos los datos de secuenciación sin procesar y los archivos de picos de este estudio están disponibles en NCBI GEO (https://www.ncbi.nlm.nih.gov/geo/) con el número de acceso GSE147927. Los datos procesados ​​están disponibles en https://doi.org/10.26208/rykf-6050. Los análisis y los datos adicionales se encuentran en yeastepigenome.org. Advertimos que es poco probable que los archivos de datos de replicación única tengan datos significativos y no se deben utilizar sin una replicación adicional. Todos los datos subyacentes utilizados para generar gráficos compuestos, archivos de coordenadas y parámetros de secuencia de comandos para las Figs. 2-5, Datos extendidos Figs. 4, 5, 7, 8b y la Fig.1 complementaria se pueden descargar de https://github.com/CEGRcode/2021-Rossi_Nature. Los valores finales de la gráfica compuesta se pueden encontrar en Datos suplementarios 5.


Arquitectura genética de la esquizofrenia: una revisión de los principales avances

La esquizofrenia es un trastorno psiquiátrico grave con alta heredabilidad. Los esfuerzos de los consorcios y los avances tecnológicos han llevado a un aumento sustancial en el conocimiento de la arquitectura genética de la esquizofrenia durante la última década. En este artículo, proporcionamos una descripción general de la comprensión actual de la genética de la esquizofrenia, delineamos los desafíos pendientes y resumimos las direcciones futuras de la investigación. Las colaboraciones mundiales han dado lugar a estudios de asociación de todo el genoma (GWAS) en más de 56 000 casos de esquizofrenia y 78 000 controles, que identificaron 176 loci genéticos distintos. El último GWAS del Consorcio de Genética Psiquiátrica, disponible como preimpresión, indica que 270 loci genéticos comunes distintos se han asociado ahora con la esquizofrenia. Las puntuaciones de riesgo poligénico pueden explicar actualmente alrededor del 7,7% de la variación en el estado de casos y controles de esquizofrenia. Los estudios de variantes raras han implicado ocho variantes raras de número de copias y una mayor carga de variantes de pérdida de función en SETD1A, como un aumento del riesgo de esquizofrenia. El último estudio de secuenciación del exoma, disponible como preimpresión, implica una carga de variantes de codificación raras en otros nueve genes. Los análisis de conjuntos de genes han demostrado un enriquecimiento significativo de variantes genéticas comunes y raras asociadas con la esquizofrenia en las vías sinápticas. Para abordar los desafíos actuales, los futuros estudios genéticos de la esquizofrenia necesitan tamaños de muestra aumentados de poblaciones más diversas. La expansión continua de la colaboración internacional probablemente identificará nuevas regiones genéticas, mejorará el mapeo fino para identificar variantes causales y aumentará nuestra comprensión de la biología y los mecanismos de la esquizofrenia.


Arquitectura de la familia de núcleos de procesador estándar Diamond

Tensilica & # x2019s Diamond Standard Series es una familia de microprocesadores de 32 bits y núcleos de propiedad intelectual (IP) DSP basados ​​en Tensilica & # x2019s Xtensa & # xAE Instruction Set Architecture (ISA). Las instrucciones básicas de Xtensa ISA de 24 bits están destinadas a una amplia gama de aplicaciones integradas. Las instrucciones más comunes también tienen una codificación estrecha de 16 bits, y la arquitectura de la serie Diamond permite la conmutación sin modo entre instrucciones de 16/24 bits. En consecuencia, los procesadores de la serie Diamond logran una de las densidades de código más altas entre todos los procesadores RISC de 32 bits.

Algunos de los procesadores Diamond Standard, incluidos el 545CK DSP, la CPU de alto rendimiento 570T y el procesador de audio 330HiFi utilizan la tecnología innovadora FLIX & # x2122 (Flexible Length Instruction eXtensions) de Tensilica & # x2019 para instrucciones adicionales selectivas de 64 bits de estilo VLIW. La tecnología FLIX permite la emisión de múltiples operaciones por instrucción, mezcladas sin modalidad con las instrucciones nativas de 16/24 bits para aumentar las capacidades de ejecución paralela del procesador y aumenta aún más el rendimiento de la aplicación.

Este documento técnico explora el diseño de la arquitectura del conjunto de instrucciones base (ISA) de Xtensa e ilustra el impacto de la arquitectura en el rendimiento. Traza la evolución del diseño moderno de conjuntos de instrucciones y compara las características clave de la arquitectura de Tensilica & # x2019s con arquitecturas de conjuntos de instrucciones anteriores. Proporciona una justificación detallada de las principales innovaciones arquitectónicas de Xtensa ISA.

La primera sección de este informe técnico ofrece una descripción general rápida de la familia Diamond Standard. La segunda sección describe los objetivos, la filosofía y las innovaciones inherentes al conjunto de instrucciones de Xtensa. La tercera sección ofrece una descripción más detallada, con un diagrama de bloques, de cada procesador Diamond Standard. Finalmente, la última sección brinda más información sobre la solidez de la arquitectura Diamond basada en Xtensa, analizando los puntos de referencia.

Descripción general de la familia Diamond Standard

La familia de núcleos de procesadores Tensilica & # x2019s Diamond Standard consta de dos controladores de uso general, una CPU compatible con Linux, una CPU de gama alta de 2/3 problemas, un procesador de audio de alto rendimiento y un DSP de gama alta. Todos son ideales para los diseñadores de SOC que requieren el tiempo de comercialización más rápido.

Los controladores y las CPU son procesadores de plano de control optimizados que son líderes de la industria en área, consumo de energía, densidad de código y rendimiento de la aplicación. Diamond 108Mini permite a los arquitectos SOC integrar rápidamente una CPU eficiente en sus diseños. Es uno de los controladores RISC de 32 bits más pequeños y de menor potencia del mercado, al tiempo que logra niveles de rendimiento de CPU complejas y mucho más grandes.

La CPU Diamond 212GP es un núcleo de controlador de alto rendimiento por área y potencia con opciones de interrupción enriquecidas y un MAC de ciclo único de 16 bits x 16 bits, lo que reduce la necesidad de incluir un DSP separado en el diseño del sistema. El Diamond 232L agrega una MMU para compatibilidad con el sistema operativo Linux.

El Diamond 570T es un procesador de alto rendimiento capaz de emitir un paquete de palabras de instrucciones muy largas (VLIW) de 64 bits que consta de dos o tres ranuras de instrucciones. El compilador crea paquetes de instrucciones múltiples de 64 bits si las instrucciones se pueden emitir simultáneamente (el compilador puede optar por crear un paquete con una sola instrucción por razones de rendimiento); de lo contrario, se emite una única instrucción de 16/24 bits. El resultado es una expansión de código extremadamente mínima, debido al relleno & # x2018no-op, & # x201D, como es el caso de las ISA VLIW de longitud fija más antiguas. En consecuencia, la densidad del código Diamond 570T sigue siendo alta, al menos un 20% mejor que las arquitecturas RISC de la competencia en los puntos de referencia estándar de la industria. El compilador mezcla libremente los paquetes de 64 bits con instrucciones de 16/24 bits, y el procesador cambia sin modalidad entre instrucciones de 16, 24 o 64 bits.

El Diamond 545CK es un núcleo DSP de uso general. Al igual que el 570T, el 545CK es capaz de emitir paquetes de 64 bits con tres ranuras de instrucciones y cambiar sin modalidad entre instrucciones de 16, 24 y 64 bits. Utilizando unidades duales de carga / almacenamiento de 128 bits, el 545CK DSP es capaz de realizar ocho MAC de 16 bits en un solo ciclo. Este núcleo es ideal para aplicaciones de comunicaciones, audio e imágenes, ya que emplea una arquitectura vectorial altamente eficiente y fácil de programar que utiliza el compilador C / C ++ (XCC) de Tensilica & # x2019s. El 545CK proporciona mayor rendimiento de datos, menor disipación de energía y mejor rendimiento DSP por vatio y por área que cualquier otro núcleo DSP. El 545CK ofrece, por primera vez, una arquitectura de un solo núcleo que se puede implementar rápidamente para satisfacer los requisitos específicos de cualquier aplicación integrada, incluido el control, el protocolo, la señal y el procesamiento de imágenes.

El motor de audio Diamond 330HiFi también utiliza paquetes de 64 bits que constan de dos ranuras de instrucciones además de instrucciones de 16/24 bits que se entremezclan sin modalidad. El 330HiFi consta de un núcleo Xtensa base con registros de datos de audio dedicados adicionales y MAC duales que pueden funcionar con datos de 24x24 bits o 32x16 bits para lograr una precisión de audio completa de 24 bits. Las instrucciones definidas por Tensilica para códecs de audio incluyen carga / almacenamiento en registros de audio auxiliares, control de flujo de bits y operaciones de codificación especializadas de Huffman. El software de códec de audio opcional para codificar y decodificar los formatos de audio más populares, como MP3, AC3, AAC y WMA, se puede comprar por separado en Tensilica. Todo el software de códec de audio está previamente verificado para ejecutarse de manera eficiente en el procesador Diamond 330HiFi.

Las herramientas de software se proporcionan con los procesadores Diamond Standard para facilitar el desarrollo del sistema. Estas herramientas constan de:

  • Un conjunto de herramientas de software que se adapta a la arquitectura del procesador. Este conjunto de herramientas incluye XCC, un ensamblador de macros, un enlazador, un depurador y una biblioteca de software básica. Si bien el funcionamiento de XCC & # x2019s es similar al compilador GNU C y C ++ (GCC), XCC es un compilador de optimización avanzado que proporciona un rendimiento de ejecución superior. XCC también genera código ejecutable con un tamaño de código más pequeño en relación con otros compiladores. XCC proporciona soporte de compilador DSP de vectorización para Diamond 545CK y agrupa múltiples operaciones en instrucciones VLIW para los procesadores Diamond de múltiples emisiones, 570T, 330HiFi y 545CK.
  • Xtensa Xplorer & # x2013 Diamond Edition (DE), un entorno de desarrollo integrado basado en la plataforma Eclipse. Xplorer DS sirve como cabina para el diseño de software y hardware SOC de uno o varios procesadores. Xplorer DS integra el desarrollo de software y las herramientas de análisis del sistema en un entorno de diseño visual común que proporciona potentes capacidades de visualización gráfica y hace que la creación de hardware y software SOC basados ​​en procesadores sea mucho más fácil.
  • Un simulador de conjunto de instrucciones (ISS) que es un simulador de ciclo preciso para cada uno de los procesadores Diamond. Este ISS con precisión de canalización se puede utilizar para la evaluación comparativa de código y permite un desarrollo de código más rápido, un modelado de rendimiento preciso y compensaciones arquitectónicas a nivel del sistema.

Todos los procesadores Diamond Standard comparten una base común de instrucciones de 16/24 bits. Algunos procesadores Diamond agregan instrucciones de 64 bits estilo VLIW. La capacidad VLIW de Tensilica & # x2019s permite la emisión de múltiples operaciones por instrucciones, aumentando las capacidades de ejecución paralela del procesador & # x2019 y el rendimiento de la aplicación. Las características incluyen:

  • Unidades funcionales especializadas (no en todos los núcleos)
    • Multiplicadores, MAC de 16 bits, SIMD, VLIW
    • Ordenación de bytes de Big o Little-Endian (excepto 545CK, que es solo Little-Endian)
    • Tubería de 5 etapas
    • Excepciones: interrupción no enmascarable (NMI), nueve interrupciones externas, seis niveles de prioridad de interrupción, tres interrupciones de temporizador de 32 bits
    • Archivo de registro con ventana de 32 entradas (64 entradas en 545CK)
    • Búfer de escritura: 4/8/16 entradas (según el procesador)
    • Ancho de interfaz de procesador (PIF) de 32/64/128 bits a la memoria del sistema principal o al bus del sistema en chip. Tensilica proporciona un juego de herramientas completo basado en Vera para la implementación y verificación de puentes PIF.
    • Las solicitudes de PIF de entrada (por ejemplo, DMA) permiten el acceso externo al procesador y los buses de memoria local # x2019s
    • Interfaz opcional AMBA AHB-Lite
    • Pines de E / S directa para los procesadores Diamond 108Mini, 212GP y 570T
    • Colas de transmisión de datos para los procesadores Diamond 570T, 330HiFi y 545CK
    • Política programable de escritura simultánea o de escritura diferida en caché
    • Bloqueo de caché por línea para caché asociativo de conjuntos

    * Los procesadores sin caché de instrucciones requieren al menos 1 KByte de memoria de instrucciones local, ya que los vectores se asignan a la memoria de instrucciones local debido a razones de rendimiento.

    Figura 1 & # x2013 Arquitecturas de memoria para procesadores estándar Diamond.

    • Capacidades de depuración y desarrollo de procesadores
      • ISS invocable de C / C ++
      • Capacidad de depuración en chip (OCD): seguimiento y compatibilidad con puntos de interrupción de instrucciones / datos (dos puntos de interrupción de instrucciones asistidos por hardware y dos puntos de interrupción de datos asistidos por hardware)
      • Soporte del depurador GDB
      • Soporte de ISS y Co-Simulation Model (CSM) para Mentor Graphics & # xAE Seamless & # x2122 Co-Verification Environment
      • Flujo de diseño de síntesis física

      Xtensa ISA ofrece un código altamente eficiente que es hasta un 50% más pequeño que las arquitecturas RISC y CISC más populares de la actualidad.El uso de instrucciones de 24 y 16 bits en los procesadores de la serie Diamond reduce en gran medida el tamaño del código de aplicación en comparación con el código RISC convencional de 32 bits. El tamaño pequeño del código ayuda a reducir los requisitos de memoria en el chip. El Xtensa ISA optimiza el tamaño de las instrucciones del programa minimizando tanto el número estático de instrucciones (las instrucciones que constituyen el programa de aplicación) como el número medio de bits por instrucción. El uso de 24 y

      Las palabras de instrucción de 16 bits, el uso de instrucciones compuestas, la riqueza de las instrucciones de comparación y prueba de bits, las instrucciones de bucle de sobrecarga cero, las ventanas de registro y el uso de valores inmediatos codificados contribuyen a los procesadores Diamond Standard & # x2019 small tamaño del código.


      Figura 2. Xtensa ISA ofrece un código más pequeño y un mejor rendimiento.

      Los procesadores Diamond Standard también tienen varias instrucciones compuestas que reducen el número de instrucciones necesarias para codificar y ejecutar un programa. Las instrucciones de comparación y ramificación, por ejemplo, constituyen la clase más importante de instrucciones compuestas, reduciendo el tamaño del código en al menos un 5%. Otras instrucciones compuestas incluyen camisa, sumar / restar y cambiar y enmascarar.

      Los procesadores Diamond Standard (excepto el Diamond 108Mini) emplean una característica común a los DSP, pero no a las arquitecturas de uso general: bucles de cero sobrecarga y # x2013 la capacidad de iterar una serie de instrucciones sin una rama al final para regresar. Con esta función, los procesadores Diamond pueden ejecutar bucles sin atascos debido a predicciones erróneas de rama o la necesidad de instrucciones adicionales para disminuir y probar el contador de bucles. La reducción de la sobrecarga del bucle mejora el rendimiento y reduce el tamaño del código.

      Los procesadores Diamond Standard emplean ventanas de registro para reducir el número de bits de instrucción necesarios para especificar un registro. Debido a que la mayoría de las instrucciones especifican tres registros (dos de origen y uno de destino), las ventanas de registro dan como resultado ahorros sustanciales en el tamaño del código. Las ventanas de registro admiten un tamaño de incremento de ventana variable para permitir que los niveles de llamada quepan completamente en el procesador Diamond & # x2019s 32 entradas de uso general

      Archivo de registro AR, minimizando así el número de operaciones de pila necesarias para guardar y restaurar registros alrededor de los sitios de llamadas. Los procesadores Diamond retrasan el desbordamiento de la ventana hasta que es absolutamente necesario, creando menos trampas de derrame de registro y un tamaño de código más pequeño en comparación con otras arquitecturas de ventana de registro. También significa un tráfico de memoria más bajo y un tamaño de código más pequeño que otras arquitecturas de ventana sin registro.

      Principios del diseño de conjuntos de instrucciones

      El diseño de conjuntos de instrucciones de procesador es un arte bien establecido. La mayoría de las funciones del conjunto de instrucciones no son nuevas en sí mismas, pero las funciones se pueden combinar de formas nuevas y únicas que mejoran el estado de la técnica. En particular, cuando el diseño del conjunto de instrucciones se optimiza para un uso diferente al de los conjuntos de instrucciones anteriores, se obtienen mejoras significativas.

      El diseño de la arquitectura de conjunto de instrucciones (ISA) debe equilibrar muchos objetivos en competencia, que incluyen:

      • El tamaño del código de máquina requerido para codificar varios algoritmos.
      • & # xF020La extensibilidad y adaptabilidad del ISA para nuevos algoritmos y aplicaciones
      • El rendimiento de los procesadores que emplean esta ISA en dichos algoritmos.
      • El consumo de energía de los procesadores que emplean esta ISA en dichos algoritmos.
      • El costo de los procesadores que emplean ISA
      • La idoneidad de ISA & # x2019s para múltiples implementaciones futuras de procesadores
      • La complejidad del diseño de los procesadores que emplean ISA
      • La idoneidad de ISA & # x2019s como objetivo para la compilación a partir de lenguajes de programación de alto nivel

      La arquitectura del conjunto de instrucciones tiene una influencia directa y dos indirectas en el rendimiento del procesador. La ISA determina directamente el número de instrucciones necesarias para implementar un algoritmo determinado. Otros componentes del rendimiento del procesador incluyen el período de reloj mínimo posible y el número promedio de relojes por instrucción. Estos son principalmente atributos de la implementación del conjunto de instrucciones, pero las características del conjunto de instrucciones pueden afectar la capacidad del implementador para cumplir simultáneamente las metas de tiempo por reloj y relojes por instrucción. Por ejemplo, una determinada elección de codificación podría exigir lógica adicional en serie con el resto de la ejecución de la instrucción, que un implementador abordaría aumentando el tiempo por reloj o agregando una etapa de canalización adicional, lo que aumentará el número de relojes por instrucción. (latencia de instrucción).

      La filosofía de diseño del procesador RISC (Reduced Instruction Set Computing) surgió en la década de 1980. Las ISA de RISC permiten a los implementadores reducir significativamente los ciclos de un procesador por instrucción y el período de reloj sin aumentar seriamente el número de instrucciones necesarias para ejecutar un programa. Las ISA de RISC mejoran el rendimiento de los procesadores, reducen la complejidad del diseño, permiten implementaciones de procesadores de menor costo a un nivel de rendimiento dado y son adecuadas para la compilación a partir de lenguajes de programación de alto nivel.

      Curiosamente, no existe una definición única, completa o satisfactoria del término RISC, pero los procesadores RISC suelen incluir:

      • Palabras de instrucción de tamaño fijo
      • Orientación de instrucción de 3 operandos (dos fuentes, un resultado)
      • Grandes archivos de registro uniformes para operaciones de cálculo
      • Codificación de campo de instrucción simple y fija
      • Acceso a la memoria a través de cargas y almacenes de registros.
      • Un pequeño número (a menudo 1, generalmente menos de 4) de modos de direccionamiento de memoria
      • Evitar funciones que dificultarían la ejecución de instrucciones en cadena (latencia variable e instrucciones microcodificadas).

      Por otro lado, la mayoría de las ISA de RISC & # x2013 diseñadas para entornos informáticos de escritorio de alto rendimiento donde una gran capacidad de almacenamiento en el disco duro es un hecho & # x2013 no están optimizadas para producir código de máquina compacto. En particular, los conjuntos de instrucciones RISC generalmente requieren más bits de programa para codificar una aplicación que los ISA anteriores a RISC. En muchas aplicaciones integradas de hoy, el costo del almacenamiento de código (RAM / ROM en el chip) es a menudo mayor que el costo del procesador (conteo de puertas), por lo que el uso de procesadores RISC a veces es limitado en las aplicaciones más sensibles al costo.

      Una ISA que combine las ventajas de RISC con un tamaño de código reducido sería útil en muchas aplicaciones integradas. Esta combinación es uno de los temas subyacentes detrás del desarrollo de Tensilica & # x2019 del Xtensa ISA.

      ¿Qué hace que los procesadores Xtensa sean únicos?

      La arquitectura básica de Xtensa se basa en muchos de los principios de RISC, pero introduce nuevas técnicas para mejorar tanto el número de instrucciones necesarias para codificar un programa como el número medio de bits por instrucción. Estas técnicas prometen mejorar el rendimiento y reducir los costos en relación con las arquitecturas anteriores. Xtensa ISA comienza con la premisa de que debe proporcionar una buena densidad de código en una codificación de alto rendimiento y longitud fija basada en los principios RISC, incluido un archivo de registro general y una arquitectura de carga / almacenamiento. Para lograr una densidad de código ejemplar, los procesadores Xtensa agregan un esquema de codificación de longitud variable simple que no compromete el rendimiento. La arquitectura Xtensa optimiza aún más el costo de implementación del procesador al equilibrar características tales como archivos de registro, operaciones de flujo de control, instrucciones aritméticas y lógicas y capacidades de carga / almacenamiento en favor de operaciones que son frecuentes en el software integrado moderno y pequeñas y rápidas en la profundidad moderna. -implementación submicrónica.

      Para mantener el rendimiento, un conjunto de instrucciones RISC debe admitir al menos dos campos de registro de origen y un campo de registro de destino distinto. Los conjuntos de instrucciones de registro generales que se optimizan solo para la densidad del código a veces se diseñan en torno a dos campos de registro: uno que se usa solo para la fuente y otro que se usa tanto para la fuente como para el destino. Este enfoque de diseño a veces reduce el tamaño del código, pero no hay forma de compensar el aumento en el número de instrucciones necesarias para ejecutar un programa. Los conjuntos de instrucciones que especifican menos registros utilizan campos de registro más estrechos y guardan bits por instrucción. Sin embargo, estos conjuntos de instrucciones aumentan el número de instrucciones en el programa al forzar que más valores variables y temporales vivan en la memoria y requieren una carga adicional y almacenar instrucciones.

      En consecuencia, este enfoque de diseño aumenta tanto el número de ciclos para la ejecución del programa como la potencia disipada. A medida que aumenta el número de registros, los beneficios marginales de un formato de instrucción de 2 operandos disminuyen. En particular, se requieren al menos 16 registros generales para un buen desempeño de RISC. Tres campos de registro de 4 bits requieren al menos 12 bits para codificarse. También se requieren bits para el código de operación y los campos constantes. Por tanto, la codificación de 16 bits, como la utilizan algunos procesadores, no es suficiente para un buen rendimiento.

      Los núcleos del procesador Diamond Standard emplean un archivo de registro de propósito general (AR) que contiene 32 entradas (64 en el Diamond 545CK). Las instrucciones acceden a este archivo de registro físico a través de una ventana deslizante de 16 registros. Las ventanas de registro permiten que el procesador Diamond tenga un número relativamente grande de registros físicos al tiempo que restringe el número de bits necesarios para codificar una dirección de operando de origen o destino a cuatro bits cada uno. Por lo tanto, las instrucciones de 3 operandos necesitan solo 12 bits para especificar los registros que contienen la instrucción & # x2019s tres operandos. Esto crea una codificación de instrucciones compacta y eficiente.
      esquema mientras se mantiene el buen rendimiento de ejecución que resulta de tener un archivo de registro grande disponible.

      Las ventanas de registro reducen el tamaño del código y mejoran el rendimiento. Las ventanas de registro se encuentran en algunos otros procesadores, como Sun & # x2019s SPARC ISA. El nombre & # x201Cregister window & # x201D describe la implementación típica donde el campo de registro en la instrucción especifica un registro en la ventana actual en un archivo de registro más grande. Las ventanas de registro evitan la necesidad de guardar y restaurar registros al entrar y salir del procedimiento. En lugar de guardar y restaurar registros en una pila, un procesador con ventanas de registro simplemente cambia un puntero de desplazamiento de registro, que oculta algunos registros de la vista y expone otros nuevos. Los registros expuestos no suelen contener datos válidos y se pueden utilizar directamente. Las ventanas de registro que se superponen en sus vistas del archivo de registro físico entre la persona que llama y la persona que llama también evitan la mezcla de argumentos que puede ocurrir cuando los argumentos de los procedimientos se pasan en los registros. Finalmente, las ventanas de registro alteran el punto de equilibrio para asignar una variable o temporal a un registro y, por lo tanto, fomentan el uso del registro, que es más rápido y más pequeño que usar una ubicación de memoria.

      A diferencia del incremento de superposición de ventana fija de SPARC & # x2019, el Xtensa ISA emplea un incremento variable para la ventana de registro. Esta característica mantiene el costo de implementación bajo al permitir que se utilice un archivo de registro físico mucho más pequeño. Por ejemplo, muchas implementaciones de Sun SPARC ISA utilizan un archivo de registro físico de 136 entradas, mientras que las implementaciones de Xtensa ISA requieren un archivo de registro de solo 64 entradas para lograr un rendimiento similar. Xtensa ISA especifica nuevos métodos para detectar el desbordamiento y el subdesbordamiento de la ventana y para organizar el marco de la pila.

      Las arquitecturas RISC anteriores no lograron un equilibrio adecuado entre el tamaño del código y el rendimiento porque los diseñadores de RISC ISA se sentían limitados a ciertos tamaños de instrucción, como 16 y 32 bits. De hecho, existen ventajas al usar tamaños de instrucción que son proporciones simples al ancho de la palabra de datos del procesador. Sin embargo, relajar un poco la restricción tiene ventajas significativas que otros no han explorado. Los procesadores Xtensa utilizan una codificación de longitud fija de 24 bits como punto de partida. 24 bits son suficientes para lograr un alto rendimiento al tiempo que proporcionan extensibilidad y espacio para poderosas instrucciones que disminuirán la cantidad de instrucciones necesarias para ejecutar un programa.

      La codificación de 24 bits de Xtensa ISA & # x2019 representa una reducción del 25% en el tamaño de la instrucción en relación con la palabra de instrucción RISC de 32 bits más común, lo que reduce los requisitos de tamaño del código en relación con la mayoría de los conjuntos de instrucciones RISC de 32 bits. Lo más importante es que 24 bits es fácil de acomodar en un procesador con anchos de ruta de datos de 32 bits.

      La arquitectura Xtensa utiliza campos de registro de 4 bits (consulte la Figura 3), el mínimo requerido para un rendimiento aceptable y el máximo que se ajusta bien a una palabra de instrucción de 24 bits. Muchos conjuntos de instrucciones RISC utilizan 32 registros (campos de registro de 5 bits). La diferencia en el rendimiento entre 16 y 32 registros generales (alrededor del 5%) no es tan grande como la diferencia entre 8 y 16 registros generales, y es lo suficientemente pequeña como para que se puedan introducir otras características para compensar el rendimiento perdido (por ejemplo, instrucciones compuestas y registrar windows & # x2014 ver más abajo). El aumento resultante en el número de instrucciones necesarias para codificar un programa (también alrededor del 5%) está más que compensado por la diferencia entre la codificación de 24 bits y la de 32 bits (una reducción del 25%).


      Figura 3: Formatos de codificación de instrucciones de Xtensa.

      Tenga en cuenta que muchos conjuntos de instrucciones con campos de registro de 5 bits no proporcionan 32 registros generales para la compilación. La mayoría dedica un registro para mantener el cero, aunque la adición de algunos códigos de operación de instrucciones adicionales puede eliminar fácilmente la necesidad de un registro cero (por ejemplo, la instrucción Xtensa NEG). Además, a menudo se les da a otros registros usos específicos que se pueden evitar al incluir otras características en el conjunto de instrucciones. Por ejemplo, la arquitectura MIPS dedica dos de sus 31 registros generales para el manejo de excepciones y un registro más para un puntero de área global. Entonces, en efecto, la arquitectura MIPS proporciona al programa solo 28 registros generales para variables y almacenamiento temporal. Eso es sólo 12 registros más que un conjunto de instrucciones que utiliza campos de registro de 4 bits. La división de registros generales en registros guardados del llamante y del destinatario por convención de software es común y restringe aún más la utilidad de archivos de registro más grandes. El Xtensa ISA incluye características que evitan esto, lo que lleva la efectividad de los 16 registros casi al nivel de otros procesadores & # x2019 32 registros. El Xtensa ISA muestra que es posible una codificación de 24 bits de un conjunto de instrucciones RISC con todas las funciones. El Xtensa ISA es un importante paso adelante para el diseño de procesadores.

      Los modelos Diamond Standard 570T, 330HiFi y 545CK aprovechan la tecnología FLIX exclusiva de Tensilica & # x2019 para programar múltiples operaciones en una instrucción de 64 bits. Estos paquetes de instrucciones de palabras amplias permiten instrucciones de máquina compuestas más complejas para mejorar el rendimiento del código y la aplicación.

      A diferencia de las antiguas ISA VLIW (Palabra de instrucción muy larga) de longitud fija, el compilador emplea las instrucciones FLIX de 64 bits de ancho cuando es necesario si las instrucciones se pueden emitir simultáneamente (el compilador puede optar por crear un paquete con una sola instrucción para el rendimiento). motivos), de lo contrario se emite una única instrucción de 16/24 bits. El resultado es una expansión de código extremadamente mínima, debido al relleno & # x2018no-op, & # x201D, como es el caso de las ISA VLSI de longitud fija más antiguas. En consecuencia, la densidad del código sigue siendo alta. El compilador mezcla libremente los paquetes de 64 bits con instrucciones de 16/24 bits, y el procesador cambia sin modalidad entre instrucciones de 16, 24 o 64 bits.


      Figura 4. El Diamond 330HiFi utiliza instrucciones FLIX de doble edición para mejorar el rendimiento.

      Para mejorar el rendimiento y el tamaño del código, Xtensa ISA también proporciona instrucciones que combinan las funciones de múltiples instrucciones que se encuentran típicamente en RISC y otros conjuntos de instrucciones del procesador en una sola instrucción.

      El primer ejemplo de una instrucción compuesta es un simple & # x201Cleft shift y sumar / restar. & # X201D Las arquitecturas HP PA-RISC y DEC Alpha de gama alta son ejemplos de conjuntos de instrucciones que proporcionan estas operaciones. La aritmética de direcciones y la multiplicación por constantes pequeñas a menudo usan estas combinaciones, y proporcionar estas operaciones reduce el recuento de instrucciones pero potencialmente aumenta el período de reloj del procesador debido a la lógica de serie adicional agregada a la etapa de canalización de cálculo. Sin embargo, varias implementaciones han demostrado que cuando el rango de cambio se limita a 0 a 3, la lógica adicional no es la restricción más crítica en la frecuencia del reloj. El conjunto de instrucciones ARM proporciona cambios y sumas arbitrarios y, en consecuencia, muchas implementaciones ARM ISA han degradado las frecuencias de reloj máximas.

      Los desplazamientos a la derecha se utilizan a menudo para extraer un campo de una palabra más grande. Para un extracto de campo sin firmar, normalmente se utilizan dos instrucciones (desplazamiento a la izquierda seguido de desplazamiento a la derecha o desplazamiento a la derecha seguido de un Y con una constante). Xtensa proporciona una única instrucción compuesta, EXTUI (extracción inmediata sin firmar), para realizar esta función. La instrucción EXTUI se implementa como un desplazamiento seguido de un Y con una máscara especificada que se codifica en la palabra de instrucción usando solo 4 bits. La parte lógica AND de la instrucción EXTUI es tan trivial que su inclusión en la ISA probablemente no aumente el período de reloj de las implementaciones del procesador Xtensa. No se aplicaría lo mismo a una instrucción para extraer campos firmados, por lo que no hay ninguna instrucción EXTSI correspondiente incluida en el Xtensa ISA.

      La mayoría de los conjuntos de instrucciones del procesador, tanto RISC como de otro tipo (por ejemplo, ARM, DEC PDP11, DEC VAX, Intel x86, Motorola 68000, Sun SPARC, Motorola 88000) utilizan una instrucción de comparación que establece códigos de condición, seguidos de una instrucción de bifurcación condicional que prueba el (los) código (s) de condición para el control de flujo del programa. Las ramas condicionales constituyen el 10-20% de las instrucciones en la mayoría de los conjuntos de instrucciones RISC, y cada una suele estar emparejada con una instrucción de comparación. Este estilo de conjunto de instrucciones es un desperdicio. Algunos conjuntos de instrucciones (por ejemplo, CDC 6600, Cray-1, MIPS, DEC Alpha, HP PA-RISC, Sun SPARC V9) proporcionan una función de comparación y ramificación compuesta de flexibilidad variable.

      Xtensa ISA proporciona las instrucciones compuestas de comparación y ramificación más útiles. La elección del conjunto exacto requiere equilibrar la utilidad de cada comparación y rama con el espacio de código de operación que consume, especialmente cuando el objetivo es la codificación de instrucciones de 24 bits (a diferencia de 32 bits). Otros conjuntos de instrucciones fallan en esta prueba. Las instrucciones compuestas de comparación y bifurcación reducen el recuento de instrucciones, en comparación con los conjuntos de instrucciones que tienen instrucciones de comparación y bifurcación independientes, e incluso cuando se comparan con las instrucciones parciales de comparación y bifurcación en MIPS y DEC Alpha ISA. Algunas implementaciones de procesadores Xtensa pueden requerir un aumento en los relojes por instrucción para implementar algunas instrucciones compuestas de comparación y bifurcación, pero el efecto de rendimiento general de estas instrucciones compuestas sigue siendo positivo.

      Las instrucciones de comparación y bifurcación de Xtensa ISA & # x2019 también admiten comparaciones con valores inmediatos y utilizan una codificación inteligente de constantes para aumentar su utilización. Las instrucciones BEQI, BNEI, BLTI, BGEI también utilizan un campo de 4 bits que codifica varias constantes comunes.Las instrucciones BLTUI y BGEUI usan una codificación diferente, ya que las comparaciones sin firmar tienen un conjunto diferente de valores útiles

      Los conjuntos de instrucciones de comparación y bifurcación compuestos del procesador Xtensa & # x2019 empaquetan todos estos valores inmediatos en una sola palabra de instrucción, lo que da como resultado campos más pequeños. Estas instrucciones combinan el código de operación de comparación, dos campos de registro de origen y un especificador de destino de desplazamiento relativo a PC de 8 bits en una palabra de instrucción de 24 bits. El especificador de destino relativo de 8 bits será demasiado pequeño en algunos casos poco frecuentes, por lo que el compilador o ensamblador lo compensa utilizando una rama condicional de naturaleza opuesta alrededor de una rama incondicional con un rango más largo. El Xtensa ISA también proporciona una serie de instrucciones compuestas de comparación y ramificación que prueban contra cero, el caso más común. Estas instrucciones compuestas de comparación y bifurcación tienen un desplazamiento relativo de PC de 12 bits, lo que proporciona un rango mucho mayor.

      La arquitectura Xtensa agrega otro objetivo importante y único al diseño de conjuntos de instrucciones: soporte completo para la extensibilidad que permite la adición de nuevos tipos de datos, implementados en nuevas instrucciones y coprocesadores estrechamente acoplados. Xtensa ISA utiliza un método adicional para permitir ramas condicionales del coprocesador. El Xtensa ISA ofrece una opción que agrega 16 registros booleanos de 1 bit. Las instrucciones Xtensa ISA & # x2019s BF (bifurcar si es falso) y BT (bifurcar si es verdadero) prueban estos registros booleanos y bifurcan en consecuencia.

      Las instrucciones de Xtensa ISA pueden establecer los registros booleanos en función de las comparaciones de sus tipos de datos admitidos. Todos los procesadores Xtensa comparten el conjunto de registros booleanos ISA & # x2019s de referencia y las instrucciones BF y BT. Este enfoque hace un uso eficiente de la palabra de instrucción corta de 24 bits de Xtensa ISA & # x2019s. Este esquema es una nueva variante de los códigos de condición de comparación y derivación que se encuentran en muchas ISA de procesador anteriores. El uso de registros de resultados de comparación de un solo bit (Xtensa, MIPS) en lugar de varios bits (la mayoría de las otras ISA) aumenta el número de códigos de operación de comparación requeridos pero disminuye el número de códigos de operación de rama requeridos. Este enfoque de diseño de ISA también hace que la introducción de una amplia gama de ramas específicas de la aplicación y operaciones condicionales sea simple y eficiente para que los usuarios implementen & # x2014 una característica muy importante para un ISA diseñado expresamente para extensibilidad.

      El Xtensa ISA también proporciona una función de bucle sin sobrecarga de uso general similar a la que se encuentra en algunos DSP (procesadores de señales digitales). La mayoría de los procesadores RISC utilizan sus instrucciones de bifurcación condicional existentes para implementar bucles de software. Sin embargo, esta economía de código de operación aumenta el recuento de ciclos del programa y, en consecuencia, reduce la velocidad de ejecución. Para muchas ISA de RISC, la sobrecarga de bucle consta de tres instrucciones: agregar, comparar y bifurcar condicional. El impacto en el rendimiento de la sobrecarga del bucle es mayor cuando el cuerpo del bucle es pequeño. Para bucles de software pequeños, muchos compiladores utilizan una optimización llamada desenrollado de bucle para distribuir la sobrecarga del bucle en dos o más iteraciones de bucle, pero este enfoque duplica el cuerpo del bucle y aumenta significativamente el tamaño del código.

      Por el contrario, muchos DSP y algunos procesadores de propósito general proporcionan otras formas de realizar ciertos tipos de bucles. El primer método es proporcionar una instrucción que repita la instrucción siguiente un número fijo de veces (por ejemplo, TI TMS320C2x, Intel x86). Para bucles de 1 instrucción, una instrucción de prefijo repetido elimina la sobrecarga del bucle y ahorra energía al eliminar la necesidad de buscar repetidamente la misma instrucción dentro del bucle. Algunas ISA con instrucciones repetidas requieren que el procesador no tome una interrupción durante el ciclo. Esta limitación puede imponer una latencia de interrupción inaceptable porque la ejecución del bucle puede requerir muchos ciclos de máquina para completarse. Una mejora en las instrucciones de prefijo de repetición simple es la capacidad de iterar un bloque de instrucciones varias veces con una sobrecarga de bucle reducida o cero (por ejemplo, TI TMS320C5x).

      El Xtensa ISA proporciona esta capacidad de bucle sin gastos generales a través de sus instrucciones LOOP, LOOPGTZ y LOOPNEZ en todos los procesadores Diamond Standard excepto Diamond 108Mini. Las instrucciones LOOP de Xtensa ISA & # x2019s eliminan los ciclos de ejecución de instrucciones necesarios para incrementar el índice de bucle, para operaciones de comparación y bifurcación, y evita la penalización por bifurcación que se asocia típicamente con una compilación de bucles basada en instrucciones de bifurcación condicional. El Xtensa ISA demuestra cómo se puede integrar una capacidad de bucle de sobrecarga reducida en un procesador ISA de propósito general (a diferencia de un DSP) para mejorar tanto el rendimiento de ejecución como el tamaño del código.

      En general, la arquitectura de Xtensa hace seis contribuciones importantes a las instrucciones generales de las ramas:

      1. Una selección de instrucciones de comparación y bifurcación en un ISA RISC con las comparaciones más útiles
      2. Compare y bifurque con valores inmediatos codificados, incluidas instrucciones de bifurcación en bit
      3. Formatos de instrucción con especificadores de destino más largos para casos comunes (prueba contra cero)
      4. La codificación de todas las instrucciones de bifurcación en una palabra de instrucción de 24 bits
      5. Soporte para ramas en registros booleanos del coprocesador (códigos de condición) con operaciones lógicas en booleanos
      6. Bucles de cero sobrecarga que eliminan el retraso en la ejecución de las ramas y reducen el tamaño del código.

      Ancho constante de instrucción limitada

      Ninguna instrucción de línea base de Xtensa tiene más de 24 bits, por lo que los campos constantes en la palabra de instrucción están restringidos. La arquitectura de Xtensa aborda este problema de varias formas. Xtensa ISA proporciona pequeños campos constantes para capturar las constantes más comunes. Las instrucciones de Xtensa codifican el valor constante en lugar de especificarlo directamente. Los valores codificados se eligen de una amplia gama de estadísticas del programa como las N (por ejemplo, 16) constantes más frecuentes para cada tipo de instrucción. La arquitectura Xtensa usa esta técnica en la instrucción ADDI4, donde los 16 valores se eligen para que sean -1 y 1 a 15, en lugar de 0 a 15. Agregar 0 no tiene utilidad (hay una instrucción MOVE separada) y agregar & # x20131 es común. Las constantes utilizadas en operaciones lógicas bit a bit (por ejemplo, Y, O, XOR, etc.) representan máscaras de bits de varios tipos y, a menudo, no caben en pequeños campos constantes. Los patrones de bits que constan de una secuencia de ceros seguida de una secuencia de unos y una secuencia de unos seguidos de una secuencia de ceros son bastante comunes. Por esta razón, la arquitectura Xtensa tiene instrucciones que evitan la necesidad de poner una máscara directamente en la palabra de instrucción. La instrucción EXTUI (descrita anteriormente) realiza un cambio seguido de una máscara que consta de una serie de 0 seguidos de una serie de 1, donde el número de 1 es un campo constante en la instrucción.

      Las instrucciones de carga y almacenamiento de Xtensa utilizan un formato de instrucción con un desplazamiento constante de 8 bits que se agrega a una dirección base desde un registro. El Xtensa ISA aprovecha al máximo estos 8 bits y proporciona un método de extensión simple cuando 8 bits son insuficientes. Las compensaciones de carga / almacenamiento de Xtensa se extienden a cero en lugar de extender el signo porque los valores de 128 a 255 se usan más comúnmente en las instrucciones de carga y almacenamiento que los valores de -128 a -1. Además, el desplazamiento se desplaza a la izquierda de manera apropiada para el tamaño de referencia porque la mayoría de las referencias son a direcciones alineadas de un registro base alineado. El desplazamiento para cargas y almacenes de 32 bits se desplaza 2 bits, el desplazamiento para cargas y almacenes de 16 bits se desplaza 1 bit y el desplazamiento para cargas y almacenes de 8 bits no se desplaza. La mayoría de las cargas y almacenes son de 32 bits, por lo que esta técnica proporciona 2 bits adicionales de rango. Cuando el desplazamiento constante de 8 bits especificado en una instrucción de carga / almacenamiento (o una instrucción ADDI) es insuficiente, Xtensa ISA proporciona la instrucción ADDMI, que agrega su constante de 8 bits desplazada a la izquierda en 8 bits. Por lo tanto, una secuencia de dos instrucciones tiene 16 bits de rango, 8 bits de ADDMI y 8 bits de la instrucción de carga / almacenamiento o ADDI.

      Xtensa ISA consta de un conjunto básico de instrucciones que deben estar presentes en todas las implementaciones del conjunto de instrucciones y un conjunto de paquetes de instrucciones opcionales que pueden estar presentes o no en una implementación determinada. Uno de los paquetes más populares es el paquete de formato de instrucciones cortas. Proporciona reducciones aún mayores en el tamaño del código al reducir el número promedio de bits por instrucción. Cuando están presentes estas instrucciones de formato corto, Xtensa ISA cambia de un conjunto de instrucciones de longitud fija (24 bits) a uno con dos tamaños de instrucción (24 bits y 16 bits). Tenga en cuenta que la arquitectura Xtensa no emplea modos para agregar las instrucciones de 16 bits al ISA como lo hacen otros procesadores RISC. Los formatos de instrucción de 24 y 16 bits de Xtensa ISA & # x2019 están operativos simultáneamente, por lo que no se incurre en gastos generales al cambiar de un formato de instrucción a otro.

      Debido a que los formularios de instrucciones breves de Xtensa son opcionales, estos formularios se utilizan únicamente para mejorar el tamaño del código; las instrucciones de 16 bits de Xtensa ISA & # x2019s no agregan nuevas capacidades. El conjunto de instrucciones que se pueden codificar en 16 bits consta de las instrucciones más frecuentes estáticamente que caben. Las instrucciones que se utilizan con más frecuencia en la mayoría de los conjuntos de instrucciones son cargas, almacenes, ramificaciones, adiciones y movimientos. Estas son exactamente las instrucciones presentes en el conjunto de instrucciones de 16 bits de Xtensa ISA & # x2019s.

      Solo las instrucciones más frecuentes necesitan codificaciones cortas, por lo que todavía están disponibles tres campos de registro (porque el campo de código de operación es pequeño) y los campos constantes codificados y estrechos pueden capturar una fracción significativa de los usos. Aproximadamente la mitad de las instrucciones de Xtensa necesarias para representar una aplicación se pueden codificar en solo seis de los dieciséis códigos de operación disponibles en una codificación de instrucciones de 16 bits después de que tres campos de 4 bits se reserven para especificadores de registro o constantes.

      Interfaz de procesador externo (PIF)

      El PIF conecta el núcleo a cualquier bus de sistema estándar o propietario. El ancho de PIF depende del núcleo Diamond específico (32 bits en el Diamond 108Mini, 212GP y 232L 64 bits en el 570T y 330HiFi y 128 bits en el 545CK). El PIF consta de dos canales de entrada y salida independientes y unidireccionales. La unidad de interfaz externa administra las transferencias de datos entre el PIF y los puertos de memoria de instrucciones locales del procesador o los puertos de memoria de datos. En particular, esta unidad gestiona solicitudes de línea de caché de datos e instrucciones y proporciona capacidades PIF (maestro PIF externo) de entrada a las RAM de datos e instrucciones locales del procesador.

      Puerto de interfaz de memoria local Xtensa (XLMI)

      Los núcleos Diamond Standard 212GP y 570T incluyen un puerto XLMI de 128 Kbytes. En el Diamond 212GP tiene 32 bits de ancho y en el Diamond 570T tiene 64 bits de ancho. A diferencia de los otros puertos de memoria local, el puerto XLMI está diseñado para conectarse a bloques y dispositivos distintos de la memoria. El puerto XLMI tiene señales para indicar cuándo se ha retirado una carga para ayudar a garantizar que los efectos de lectura especulativa no causen un funcionamiento incorrecto de las decisiones conectadas al puerto XLMI. Por lo tanto, los dispositivos con efectos secundarios de lectura se pueden conectar al bus XMLI siempre que se adhieran a los protocolos de señalización & # x201Cload retired & # x201D y & # x201Cload flushed & # x201D.

      Puertos y colas para E / S de alta velocidad

      Los procesadores Tensilica & # x2019s Diamond Standard son únicos en el sentido de que ofrecen entrada / salida de velocidad extremadamente alta, sin pasar por el bus del sistema para transferir datos entre procesadores y / o bloques RTL. Los puertos tienen 32 bits de ancho y son cables de entrada / salida de uso general que se pueden conectar a cualquier parte del sistema. Los datos de estos puertos se pueden leer / escribir directamente en los registros de propósito general. Los puertos están disponibles en Diamond 108Mini, 212GP y 570T.

      Las colas llevan esta idea más allá, permitiendo que las E / S del controlador de flujo FIFO sean completamente accesibles simultáneamente desde la CPU base y los bloques lógicos externos. Las colas tienen 32 bits de ancho e incluyen lógica de control de flujo, lo que permite interfaces FIFO de alta velocidad con otros bloques del sistema, sin pasar por el bus del sistema principal. Esto elimina la contención de datos del bus del sistema principal, uno de los problemas más comunes en el diseño de silicio a nivel de sistema complejo en la actualidad. Las colas están disponibles en los modelos Diamond 570T, 330HiFi y 545CK.


      Figura 5. Ejemplo de uso de colas para acelerar la transferencia de datos.

      Unidades de doble carga / almacenamiento para DSP de alta velocidad

      El Diamond Standard 545CK incluye dos unidades de carga / almacenamiento que se pueden usar simultáneamente, lo que permite que el procesador realice operaciones de memoria XY, lo que permite una ejecución de muy alto rendimiento de muchos algoritmos DSP.

      A diferencia de muchos otros núcleos de procesador de 32 bits, los procesadores Diamond Standard cuentan con amplias capacidades de interrupción y temporizador. Se proporcionan nueve interrupciones externas, tres interrupciones de temporizador y dos interrupciones de software.

      Bloques de construcción arquitectónicos

      Los siguientes bloques se incluyen en todos los procesadores Diamond Standard:

      • Depuración en chip (OCD) & # x2013 utilizado para acceder al estado del procesador interno visible por software a través de un puerto JTAG. El soporte de OCD incluye: entrada en modo de depuración mediante generación de excepciones, acceso a todos los registros visibles del programa y ubicaciones de memoria, ejecución de cualquier instrucción que el procesador pueda ejecutar, modificación del contador del programa para saltar a una ubicación de código deseada, depuración en tiempo real y una utilidad para volver al modo de funcionamiento normal.
      • RAM & # x2013 las RAM proporcionan puertos de memoria interna con rangos de direcciones dentro del espacio de direcciones del procesador & # x2019s y se accede a ellos con el mismo tiempo que la caché. Hay dos RAM opcionales: RAM de instrucciones y una o dos RAM de datos.
      • Interrupciones de temporizador & # x2013 Hay tres interrupciones de temporizador, con un registro de lectura / escritura de 32 bits que incrementa cada ciclo de reloj y tres registros de comparación de 32 bits que pueden generar interrupciones de nivel 1 o interrupciones de alta prioridad.

      Los siguientes bloques se incluyen en algunos procesadores Diamond Standard:

      • Multiplicación y acumulación múltiple de 16 bits (MAC16) (en Diamond 323GP, 232L, 570T, 330HiFi y 545CK) & # x2013 agrega un multiplicador de 16x16 bits y un acumulador de 40 bits, ocho registros de operando de 16 bits (separados de el archivo de registro principal), instrucciones de carga especiales para registros de operandos y un conjunto de operaciones compuestas. Los registros de operandos MAC16 se pueden cargar con pares de valores de 16 bits de la memoria en paralelo con las operaciones MAC16 y el MAC16 puede sostener algoritmos con dos cargas por multiplicar / acumular.
      • Multiplicación de 32 bits (en Diamond 570T) & # x2013 proporciona instrucciones que realizan una multiplicación de 32x32 bits, produciendo un resultado de 32 bits.

      La compuerta de reloj es una técnica de reducción de energía muy efectiva que reduce la energía al detener la actividad de reloj innecesaria en partes de la lógica que no están en uso en un ciclo de reloj en particular. Tensilica ha diseñado una compuerta de reloj de grano fino para cada elemento funcional de estos procesadores. La arquitectura del procesador Diamond Standard Series reduce drásticamente el consumo de energía, ya que está diseñada para utilizar la energía de manera muy eficiente.

      La arquitectura Xtensa realiza una serie de contribuciones fundamentales a la arquitectura del procesador integrado, que incluyen:

      • Un archivo de registro completo con ventana visible de 16, modelo de programación de tres operandos en una codificación de instrucciones de menos de 32 bits para rendimiento, generalidad y tamaño del código
      • Amplia selección de combinaciones de instrucciones comunes como instrucciones compuestas
      • Codificación de valores inmediatos comunes para el rendimiento y el tamaño del código
      • Una arquitectura de rama inusualmente rica y poderosa, que incluye comparación y rama, ramas de prueba de bits, códigos de condición del coprocesador y ramas, y bucles sin sobrecarga, para rendimiento y tamaño de código.
      • Un subconjunto de instrucciones de 16 bits disponible que se puede entremezclar libremente con instrucciones básicas de 24 bits para mejorar aún más la densidad del código.

      Los procesadores Diamond Standard

      El núcleo del controlador Diamond Standard 108Mini RISC

      El Diamond Standard 108Mini es un núcleo controlador de CPU RISC de 32 bits totalmente sintetizable, eficiente y de ultra bajo consumo.

      • Diseño sin caché con unidad de protección de memoria
      • Instrucción de ciclo único e interfaces SRAM de datos duales
      • Interrupción no enmascarable
      • 9 interrupciones externas
      • 3 temporizadores
      • Hardware de depuración en chip
      • Los puertos de E / S programables reducen la lógica de control externo y aceleran la E / S
      • La compatibilidad con la creación de prototipos del sistema FPGA reduce el riesgo de diseño
      • Operación determinista en tiempo real a través de instrucción local de ciclo único opcional y / o SRAM de datos
      • Interfaz opcional AMBA AHB-lite

      Rendimiento / Área / Potencia representativa para Diamond 108Mini

      Frecuencia máxima (0,13 G en el peor de los casos) 233-250 MHz
      Dhrystone 2,1 MIPS / MHz 1.2
      Área de matriz (prediseño de 0.13G) * 0,43 mm2
      Área de troquel (post-disposición 0,13G) ** 0,51 mm2
      Ancho de instrucción 16/24 bits
      mW / MHz (0,13 G) ** 0.082

      Todos los números de área, potencia y frecuencia son solo representativos y están sujetos a variaciones según la tecnología de proceso, la biblioteca de células y las herramientas de diseño elegidas por cada usuario.

      * El área es post síntesis, prediseño

      ** El área y la potencia son post síntesis, post inserción del árbol de reloj, asumiendo una utilización del 85%.

      Diamond 108Mini ofrece rendimiento ARM9 en ARM7 Power


      BRAZO 7TDMI-S ** Diamante 108Mini BRAZO 968E-S
      Frecuencia máxima (0,13u G) en el peor de los casos, optimizado para la velocidad 146 MHz 233-250 MHz 240 MHz
      Dhrystone MIPS 131 300 264
      Potencia & # x2013 mW por MHz (0.13G) * 0.10 0.082 0.11
      Área & # x2013 post síntesis 0,24 mm2 ** 0,40 mm2 0,40 mm2
      Área & # x2013 diseño de la publicación n / A 0,51 mm2 n / A
      Numero de interrupciones 3 15 3
      Temporizadores No No
      Puertos / cables de interfaz directa No Puertos de entrada de 32 bits, puertos de salida de 32 bits No

      * La energía depende de las condiciones de funcionamiento, las bibliotecas de células estándar, los objetivos de rendimiento y la carga del procesador.
      ** Supone que no hay interfaz de bus, controlador de interrupciones, interfaz de seguimiento, unidad de protección de memoria, GPIO. Datos sobre productos ARM tomados del sitio web público de ARM, octubre de 2006, para el proceso TSMC 0.13G. Todas las métricas de velocidad, potencia y área están sujetas a variaciones según el diseño del usuario y las opciones fabulosas.

      El núcleo del controlador Diamond Standard 212GP

      El Diamond Standard 212GP es un núcleo de controlador RISC SOC de 32 bits versátil y de alto rendimiento.

      • MAC de ciclo único de 16x16 bits
      • Las instrucciones DSP eliminan la necesidad de DSP adicional
      • 8 Kbytes, cachés de datos e instrucciones asociativas de conjuntos bidireccionales, escritura simultánea programable o escritura diferida
      • Interfaces SRAM de datos e instrucciones de ciclo único locales
      • Hardware de depuración en chip
      • Interrupción no enmascarable
      • 9 interrupciones externas
      • 3 temporizadores
      • Los puertos de E / S programables reducen la lógica de control externo y aceleran la E / S
      • La compatibilidad con la creación de prototipos del sistema FPGA reduce el riesgo de diseño
      • Interfaz opcional AMBA AHB-lite
      • Bus de ciclo único XLMI de 128 bits que puede realizar transferencias mucho más rápido que el bus principal
      • Bucle sin gastos generales para ejecutar bucles sin paradas

      Rendimiento / área / potencia representativos para Diamond 212GP

      Frecuencia máxima (0,13 G en el peor de los casos) 233-250 MHz
      Dhrystone 2.1 MIPS 325
      Área de matriz (prediseño de 0.13G) * 0,56 mm2
      Área de troquel (post-disposición 0,13G) ** 0,77 mm2
      Ancho de instrucción 16/24 bits
      mW / MHz (0.13G) ** (potencia) 0.116

      Todos los números de área, potencia y frecuencia son solo representativos y están sujetos a variaciones según la tecnología de proceso, la biblioteca de células y las herramientas de diseño elegidas por cada usuario.

      * El área es post síntesis, prediseño

      ** El área y la potencia son post síntesis, post inserción del árbol de reloj, asumiendo una utilización del 85%.

      Diamond 212GP proporciona un mejor rendimiento que ARM9 con menor potencia y un área más pequeña


      BRAZO 946E-S Diamante 212GP
      Frecuencia máxima (0,13u G) en el peor de los casos, optimizado para la velocidad 210 MHz 233-250 MHz
      Dhrystone MIPS 231 335
      Potencia & # x2013 mW por MHz (0.13G) * 0.31 0.116
      Área & # x2013 post síntesis 0,97 mm2 0,56 mm2
      Área & # x2013 diseño de la publicación n / A 0,77 mm2
      Bucle sin gastos generales No
      Numero de interrupciones 3 15
      Temporizadores No
      Puertos / cables de interfaz directa No Puertos de entrada de 32 bits, puertos de salida de 32 bits

      * La energía depende de las condiciones de funcionamiento, las bibliotecas de células estándar, los objetivos de rendimiento y la carga del procesador.

      Datos sobre productos ARM tomados del sitio web público de ARM, octubre de 2006, para el proceso TSMC 0.13G. Todas las métricas de velocidad, potencia y área están sujetas a variaciones según el diseño del usuario y las opciones fabulosas.

      El núcleo del controlador Diamond Standard 232L RISC

      El Diamond Standard 232L es similar al Diamond 212GP, pero agrega una Unidad de administración de memoria (MMU) con todas las funciones para el sistema operativo Linux.

      • MAC de ciclo único de 16x16 bits
      • Las instrucciones DSP eliminan la necesidad de DSP adicional
      • 8 Kbytes, cachés de datos e instrucciones asociativas de conjuntos bidireccionales, escritura simultánea programable o escritura diferida
      • Hardware de depuración en chip
      • Interrupción no enmascarable
      • 9 interrupciones externas
      • 3 temporizadores
      • Los puertos de E / S programables reducen la lógica de control externo y aceleran la E / S
      • La compatibilidad con la creación de prototipos del sistema FPGA reduce el riesgo de diseño
      • Interfaz opcional AMBA AHB-lite
      • Bus de ciclo único XLMI de 128 bits que puede realizar transferencias mucho más rápido que el bus principal
      • Bucle sin gastos generales para ejecutar bucles sin paradas
      • Unidad de gestión de memoria compatible con Linux

      Rendimiento / área / potencia representativos para Diamond 232L

      Frecuencia máxima (0,13 G en el peor de los casos) 233-250 MHz
      Dhrystone 2.1 MIPS 300
      Área de matriz (prediseño de 0.13G) * 0,70 mm2
      Área de troquel (post-disposición 0,13G) ** 0,81 mm2
      Ancho de instrucción 16/24 bits
      mW / MHz (0.13G) ** (potencia) 0.189

      Todos los números de área, potencia y frecuencia son solo representativos y están sujetos a variaciones según la tecnología de proceso, la biblioteca de células y las herramientas de diseño elegidas por cada usuario.

      * El área es post síntesis, prediseño

      ** El área y la potencia son post síntesis, post inserción del árbol de reloj, asumiendo una utilización del 85%.

      Diamond 232L ofrece más funciones listas para Linux con la mitad de potencia y área


      BRAZO 926EJ-S Diamante 232L
      Frecuencia máxima (0,13u G) en el peor de los casos, optimizado para la velocidad 250 MHz 233-250 MHz
      Dhrystone MIPS 275 300
      Potencia & # x2013 mW por MHz (0.13G) * 0.36 0.189
      Área & # x2013 post síntesis 1,45 mm2 0,70 mm2
      Área & # x2013 diseño de la publicación n / A 0,77 mm2
      Bucle sin gastos generales No
      Numero de interrupciones 3 15
      Temporizadores No

      * La energía depende de las condiciones de funcionamiento, las bibliotecas de células estándar, los objetivos de rendimiento y la carga del procesador. Datos sobre productos ARM tomados del sitio web público de ARM, octubre de 2006, para el proceso TSMC 0.13G. Todas las métricas de velocidad, potencia y área están sujetas a variaciones según el diseño del usuario y las opciones fabulosas.

      Núcleo del controlador superescalar estático Diamond Standard 570T

      El Diamond Standard 570T se encuentra entre las CPU integradas con licencia de mayor rendimiento y rendimiento disponibles en la actualidad.

      • CPU VLIW superescalar estática de tres problemas
      • Conmutación sin modo entre instrucciones de 16, 24 y 64 bits de 2 o 3 números
      • Interfaces de memoria local de 64 bits para caché y SRAM local de ciclo único
      • MAC de un solo ciclo de 16x16 bits y multiplicadores duales de 32 bits
      • 16 Kbytes, cachés de datos e instrucciones asociativas de conjuntos bidireccionales, escritura simultánea programable o escritura diferida
      • Interfaces SRAM de instrucción y datos de ciclo único
      • Hardware de depuración en chip
      • Interrupción no enmascarable
      • 9 interrupciones externas
      • 3 temporizadores
      • Los puertos de E / S programables reducen la lógica de control externo y aceleran la E / S
      • La compatibilidad con la creación de prototipos del sistema FPGA reduce el riesgo de diseño
      • Interfaz opcional AMBA AHB-lite
      • Bus de ciclo único XLMI de 128 bits que puede realizar transferencias mucho más rápido que el bus principal
      • Bus de interfaz periférica de 64 bits (PIF)
      • Las colas de entrada / salida de 32 bits de alta velocidad eliminan la contención de datos del bus del sistema principal

      Rendimiento / área / potencia representativos para Diamond 570T

      Frecuencia máxima (0,13 G en el peor de los casos) 200-233 MHz
      Dhrystone 2,1 MIPS / MHz 1.52
      Área de matriz (prediseño de 0.13G) * 1,03 mm2
      Área de troquel (post-disposición 0,13G) ** 1,58 mm2
      Ancho de instrucción 16/24/64 bits
      mW / MHz (0.13G) ** Potencia 0.087-0.410
      mW / MHz (frecuencia máxima típica de 90 nm) ** (potencia) 0.155

      Todos los números de área, potencia y frecuencia son solo representativos y están sujetos a variaciones según la tecnología de proceso, la biblioteca de células y las herramientas de diseño elegidas por cada usuario.

      * El área es post síntesis, prediseño

      ** El área y la potencia son post síntesis, post inserción del árbol del reloj, asumiendo una utilización del 65%.

      Diamond 570T utiliza menos de la mitad del área del troquel y la potencia del ARM 1136/1156


      BRAZO 1156T2-S Diamante 570T BRAZO 1136J-S
      Problema de instrucción (por ciclo) 1 3 1
      Dhrystone MIPS 402 354 396
      Dhrystone MIPS / MHz 1,20 (est.) 1.52 1.20
      Potencia & # x2013 mW por MHz (0.13G) * 0.24 0.08 0.24
      Área & # x2013 diseño de la publicación 0,90 mm2 0,48 mm2 0,90 mm2
      Número de etapas de la tubería (las tuberías más profundas son menos eficientes) 9 5 8
      Ancho de instrucción 16/32 bits 16/24/64 bits 3 números 16/32 bits
      Colas de datos de alto rendimiento No Si (entrada y salida) No
      Puertos / cables de interfaz directa No Puertos de entrada de 32 bits, puertos de salida de 32 bits No

      * La energía depende de las condiciones de funcionamiento, las bibliotecas de células estándar, los objetivos de rendimiento y la carga del procesador.

      Datos sobre productos ARM tomados del sitio web público de ARM, octubre de 2006, para el proceso TSMC 90nmG. Todas las métricas de velocidad, potencia y área están sujetas a variaciones según el diseño del usuario y las opciones fabulosas.

      El motor de audio Diamond Standard 330HiFi

      El núcleo Diamond 330HiFi está optimizado para el procesamiento de audio digital. Todos los códecs de audio populares se han preportado al núcleo Diamond 330HiFi, lo que lo convierte en un bloque & # x201Cdrop-in & # x201D para cualquier aplicación SOC que requiera audio de alta calidad de 24 bits.

      • CPU VLIW superescalar estática de doble problema
      • Conmutación no modal entre instrucciones de doble emisión de 16, 24 y 64 bits
      • Interfaces de memoria local de 64 bits para caché y SRAM local de ciclo único
      • Los MAC duales pueden funcionar como 32x16 bits o 24x24 bits
      • Instrucción de 4 Kbytes y datos de 8 Kbytes Cachés asociativos de conjuntos bidireccionales, escritura simultánea programable o escritura diferida
      • Interfaces SRAM de instrucción y datos de ciclo único
      • Hardware de depuración en chip
      • Interrupción no enmascarable
      • 9 interrupciones externas
      • 3 temporizadores
      • La compatibilidad con la creación de prototipos del sistema FPGA reduce el riesgo de diseño
      • Interfaz opcional AMBA AHB-lite
      • Bus de interfaz periférica de 64 bits (PIF)
      • Las colas de entrada / salida de 32 bits de alta velocidad eliminan la contención de datos del bus del sistema principal
      • El motor de audio único admite varios códecs
      • Espacio para la cabeza de rendimiento para realizar otras funciones
      • Resolución de audio interna completa de 24 bits para audio de alta calidad

      Rendimiento / área / potencia representativos para Diamond 330HiFi

      Frecuencia máxima (0,13 G en el peor de los casos) 200-233 MHz
      Dhrystone 2,1 MIPS / MHz 1.3
      Área de matriz (prediseño de 0.13G) * 1,33 mm2
      Área de troquel (post-disposición 0,13G) ** 2,04 mm2
      Ancho de instrucción 16/24/64 bits
      mW / MHz (0.13G) ** Potencia 0.089-0.352
      mW / MHz (frecuencia máxima típica de 90 nm) ** (potencia) 0.148

      Todos los números de área, potencia y frecuencia son solo representativos y están sujetos a variaciones según la tecnología de proceso, la biblioteca de células y las herramientas de diseño elegidas por cada usuario.

      * El área es post síntesis, prediseño

      ** El área y la potencia son post síntesis, post inserción del árbol del reloj, asumiendo una utilización del 65%.

      Diamond 330HiFi es cuatro veces más eficiente en energía que ARM968E-S


      Estándar de diamante 545CK 8-MAC, VLIW DSP

      El Diamond 545CK es el núcleo DSP IP con licencia de más alto rendimiento. Es un solo núcleo que se puede utilizar tanto para el control del sistema como para DSP.

      • El rendimiento y la eficiencia más altos de cualquier núcleo DSP con licencia
      • VLIW superescalar estático de tres cuestiones
      • Conmutación no modal entre instrucciones de tres números de 16, 24 y 64 bits
      • Hasta 8 operaciones MAC por ciclo
      • Registros vectoriales de 16 x 160 bits
      • Dos unidades de almacenamiento / carga de 128 bits
      • 64 registros de propósito general
      • Acelerador de Viterbi
      • Soporte para otras operaciones DSP: aritmética saturada, valor máximo / mínimo, normalizar, extender signo, etc.
      • Instrucción de ciclo único e interfaces SRAM de datos duales
      • Hardware de depuración en chip
      • Interrupción no enmascarable
      • 9 interrupciones externas
      • 3 temporizadores
      • La compatibilidad con la creación de prototipos del sistema FPGA reduce el riesgo de diseño
      • Interfaz opcional AMBA AHB-lite
      • Bus de interfaz periférica (PIF) de 128 bits
      • Las colas de entrada / salida de 32 bits de alta velocidad eliminan la contención de datos del bus del sistema principal

      Rendimiento / área / potencia representativos para Diamond 545CK

      Frecuencia máxima (0,13 G en el peor de los casos) 233-250 MHz
      Dhrystone 2,1 MIPS / MHz 1.52
      Área de matriz (prediseño de 0.13G) * 1,03 mm2
      Área de troquel (post-disposición 0,13G) ** 1,58 mm2
      Ancho de instrucción 16/24 bits
      mW / MHz (0.13G) ** Potencia 0.087-0.410
      mW / MHz (frecuencia máxima típica de 90 nm) ** (potencia) 0.155

      Todos los números de área, potencia y frecuencia son solo representativos y están sujetos a variaciones según la tecnología de proceso, la biblioteca de células y las herramientas de diseño elegidas por cada usuario.

      * El área es post síntesis, prediseño

      ** El área y la potencia son post síntesis, post inserción del árbol del reloj, asumiendo una utilización del 50%.

      Diamond 545CK es el núcleo DSP con licencia más rápido

      Notas de BDTI BenchmarksTM:
      Todas las puntuaciones utilizan velocidades de reloj en el peor de los casos para el proceso TSMC CL013G y la biblioteca ARM Artisan SAGE-X.
      El BDTIsimMark2000TM es una medida resumida de la velocidad DSP. Consulte www.BDTI.com para obtener más información. Puntuaciones & # xA9 2006 BDTI.
      Configuración Diamond 545CK probada por BDTI: temporización de diseño final de 220 MHz en las peores condiciones. Área de disposición real de 3,7 mm2. Potencia de fuga 0,7 mW + potencia dinámica 0,2 mW / MHz.

      Benchmarks & # x2013 La arquitectura basada en Xtensa de la familia de procesadores Diamond Standard encabeza a los líderes de la industria

      En un punto de referencia tras otro, la familia de procesadores Diamond Standard ocupa el primer lugar. Tensilica usó su CPU de alto rendimiento Diamond 570T en los puntos de referencia de la industria popular EEMBC, y aquí están los resultados.

      Puntos de referencia de EEMBC (Consorcio de referencia de procesadores integrados)

      Ningún punto de referencia puede capturar con precisión toda la diversidad de aplicaciones integradas. En un esfuerzo por crear un punto de referencia integrado que fuera más informativo que Dhrystone, EDN Magazine patrocinó la creación de un conjunto completo de aplicaciones integradas representativas. Más de 40 empresas líderes en procesadores y software se han unido a EEMBC y juntas han desarrollado un conjunto de puntos de referencia y un proceso justo para ejecutar, medir, certificar y publicar los resultados de las pruebas. Estos puntos de referencia cubren una amplia gama de tareas integradas, pero la mayor parte de los resultados certificados están disponibles para cuatro conjuntos: redes, consumidores, telecomunicaciones y automatización de oficinas.

      Los datos en esta sección se toman directamente de los resultados certificados en el sitio web de EEMBC en www.eembc.com, a octubre de 2006. En cada caso, comparamos el núcleo del procesador Diamond Standard 570T con los núcleos ARM

      La arquitectura ARM está representada en los puntos de referencia de EEMBC por el ARM1026EJ-S, el único núcleo que ha sido evaluado por ARM. También lo comparamos con el ARM1136JF-S, que se evaluó en un dispositivo Freescale IMX31. No se han publicado resultados certificados de ARM11 EEMBC hasta octubre de 2006.

      Cada conjunto de pruebas EEMBC consta de varios programas diferentes, escritos en C. El conjunto de pruebas EEMBC Netbench 1.1 se aproxima al rendimiento de los procesadores en enrutadores de gama baja. Consta de tres núcleos de referencia. Uno implementa el algoritmo de ruta más corta de Dijkstra, que se usa ampliamente en enrutadores y otros equipos de red para encontrar la ruta más corta o de menor costo desde un enrutador específico a todos los demás enrutadores. El punto de referencia del flujo de paquetes indica el rendimiento potencial en un enrutador IP con cuatro interfaces de red. En el punto de referencia de búsqueda de rutas, el rendimiento se mide en función de la operación fundamental de los enrutadores de datagramas IP, incluida la recepción y reenvío de datagramas IP y la implementación de un mecanismo de búsqueda de IP basado en un árbol Patricia.

      El paquete de pruebas comparativas EEMBC Consumer es una compilación de cinco núcleos de pruebas comparativas independientes que son representativos de las aplicaciones de imágenes digitales de los consumidores. El punto de referencia del filtro de escala de grises de paso alto demuestra el rendimiento en el procesamiento frontal de cámaras digitales fijas, mostrando una matriz de datos 2-D y capacidades de multiplicación / acumulación. Los puntos de referencia de compresión y descompresión JPEG toman imágenes fijas a partir de datos de origen completo capturados desde un sensor, las comprimen a un formato de archivo JPEG para el almacenamiento de datos y las reconvierten a una representación de imagen completa, un conjunto común de tareas en productos de consumo como cámaras digitales y videocámaras de video digital. El punto de referencia de conversión de RGB a CYMK demuestra una conversión común utilizada en la impresión en color. El punto de referencia de conversión de RGB a VIQ demuestra una conversión utilizada en codificadores NTSC para el procesamiento de video digital.

      El punto de referencia de automatización de oficinas de EEMBC es un conjunto de puntos de referencia que se aproxima al rendimiento de los procesadores en impresoras, trazadores y otros sistemas de automatización de oficinas que manejan texto e imágenes de procesamiento de texto. Incluye un punto de referencia de difuminado que evalúa cómo el procesador maneja las referencias indirectas (utilizadas para administrar búferes internos), cómo manipula grandes conjuntos de datos, cómo manipula cantidades de bytes empaquetados (que se usan para contener datos de píxeles en escala de grises) y cómo funciona. operaciones de acumulación de multiplicación de cuatro bytes por píxel. Un punto de referencia de rotación de imagen utiliza un algoritmo de rotación de mapa de bits que gira una imagen binaria completa 90 grados en el sentido de las agujas del reloj, probando la manipulación de bits, la comparación y las capacidades de referencia indirecta. Un punto de referencia de procesamiento de texto ejercita las capacidades de manipulación de bytes, comparación de punteros, manejo de referencias indirectas y manipulación de pila del procesador.

      El conjunto de pruebas de EEMBC Telecom se aproxima al rendimiento del procesador & # x2019 en módem, xDSL y aplicaciones de telecomunicaciones fijas relacionadas. Incluye cinco núcleos que representan los algoritmos DSP tradicionales. El punto de referencia de autocorrelación se basa en una herramienta matemática que se utiliza con frecuencia en el procesamiento de señales para analizar funciones o series de valores, como las señales en el dominio del tiempo. El punto de referencia del codificador convolucional, útil para aplicaciones móviles y de módem, agrega redundancia para la verificación de errores y explora la capacidad de realizar búsquedas de tablas y ors exclusivos a nivel de bits. El punto de referencia de asignación de bits prueba la capacidad de transmitir datos a través de una serie de búferes, que luego modula y transmite en una línea telefónica en aplicaciones ADSL. La prueba de referencia de la Transformada Rápida de Fourier Inversa prueba la capacidad de convertir datos en el dominio de la frecuencia en datos en el dominio del tiempo. La prueba de referencia de la Transformada Rápida de Fourier prueba la capacidad de convertir datos en el dominio del tiempo en datos en el dominio de la frecuencia. Y el punto de referencia del decodificador de Viterbi prueba la capacidad del procesador para recuperar un paquete de datos de salida de un paquete de datos de entrada codificados en aplicaciones de codificación de canales IS_136 integradas.

      El siguiente cuadro muestra que el Diamond Standard 570T funciona mucho mejor que cualquier procesador ARM probado.

      Diamond 570T se desempeña 2.3X MEJOR que ARM1136JF-S en los puntos de referencia de EEMBC


      BRAZO 1136JF-S * ARM 1026EJ-S (certificado como núcleo) Diamante 570T
      NetMARK 1.0 1.29 2.55
      ConsumerMARK 1.0 1.47 2.91
      OfficeMARK 1.0 1.19 1.64
      TeleMARK 1.0 1.06 2.28
      Significado geometrico 1.0 1.24 2.30

      * Resultados extrapolados del dispositivo Freescale IMX31. Hasta octubre de 2006, no se han publicado resultados certificados de ARM1136JF-S EEMBC.


      Observaciones finales

      La recopilación de pruebas respalda la participación de los lncRNA en la ejecución correcta de programas de expresión génica, que pueden atribuirse a tres niveles diferentes de actividad genética: (i) la secuencia genómica subyacente del locus, que contiene elementos capaces de unirse a proteínas reguladoras como la transcripción factores (ii) el acto de transcripción que puede actuar como retroalimentación positiva o causar interferencia transcripcional y (iii) el producto de ARN en sí. La combinación de estas tres dimensiones de la función génica junto con la localización topológica en el núcleo es, por tanto, lo que media el efecto sobre la regulación génica. Sin embargo, lo que hace únicos a los lncRNA funcionales es su capacidad para establecer interacciones moleculares con proteínas y ácidos nucleicos para modular temporal y espacialmente sus actividades y / o localización. Los ejemplos revisados ​​aquí ilustran esta versatilidad mecanicista de los lncRNA, la flexibilidad que surge también debido a su plasticidad evolutiva. Sin embargo, solo la identificación de las secuencias de ARN y los elementos estructurales que confieren a los lncRNA con estas capacidades, así como la determinación de las propiedades bioquímicas y biofísicas de los complejos que contienen lncRNA, brindarán más información sobre los mecanismos que emplean los lncRNA para la regulación génica. . A medida que progrese nuestra comprensión de los mecanismos de lncRNA, esto no solo ampliará nuestra visión de la regulación transcripcional, sino también de otros procesos biológicos importantes centrados en la cromatina, como la respuesta al daño del ADN, la reparación del ADN y la replicación del ADN. Teniendo en cuenta las muchas y diversas funciones de los lncRNA, no es sorprendente que sus alteraciones contribuyan al desarrollo y mantenimiento de muchas enfermedades humanas diferentes. Una mejor comprensión de los mecanismos subyacentes a las funciones de los lncRNA nos ayudará a comprender la fisiopatología de las enfermedades humanas y a diseñar nuevas estrategias terapéuticas, y también beneficiará a la investigación fundamental.


      Apéndice 2

      La α-hélice C-terminal de Sfh1 y SMARCB1 se une al parche ácido nucleosómico

      Durante la presentación de este manuscrito, dos estudios de Wagner et al. (2019) y Valencia et al. (2019) mostraron que la región C-terminal de Sfh1 y SMARCB1, respectivamente, interactúa con el parche ácido del nucleosoma. En el estudio de Wagner et al, la estructura de RSC-NCP se determinó usando crio-EM y se demostró que una parte del extremo C-terminal de Sfh1 forma una hélice α y se une al parche ácido del nucleosoma. Valencia et al muestran que la región C-terminal de SMARCB1 (homólogo de Sfh1) forma una hélice α por RMN. Además, estos autores demostraron que esta α-hélice se reticulará con los residuos cerca del parche ácido del nucleosoma y mediante el acoplamiento computacional que esta α-hélice se unirá al parche ácido del nucleosoma. Valencia et al también demostraron que las deleciones de mutaciones en esta hélice redujeron la eficiencia de remodelación in vitro pero no impidieron la localización nuclear in vivo. Estos dos últimos hallazgos apoyan nuestra propuesta de que Sfh1 y el lóbulo del brazo desempeñan un papel en el compromiso del nucleosoma pero no en el reclutamiento de RSC.


      Resultados

      La recombinación es prevalente en los grupos de genes NRPS

      En un estudio anterior, analizamos bioquímicamente el impacto de los eventos de recombinación y mutaciones puntuales en la diversificación de microcistinas (Meyer et al. 2016). La diversidad estructural de las microcistinas está dominada por una alta variabilidad de las posiciones 2 y 4 (fig. 2a) (Welker y von Döhren 2006) y el gen que codifica el dominio A responsable de la incorporación del aminoácido variable en la posición 2 (McyB- A1) ha demostrado ser un punto caliente de recombinación (Fewer et al. 2007). Con mayor frecuencia, un tramo de secuencia que cubre la región entre los motivos conservados A3 a A9 (Marahiel et al.1997) del módulo McyC específico de Arg se ha integrado en el módulo McyB específico de Leu no sinónimo (fig.2a) (Fewer et al.2007 Meyer et al.2016). Este evento de recombinación recurrente, junto con la especificidad de sustrato relajada del dominio A híbrido resultante, explica gran parte de la diversidad de esta familia de compuestos. Sorprendentemente, también se ha demostrado que las posiciones 1 y 7 se han diversificado mediante la recombinación de los genes de biosíntesis subyacentes (figura suplementaria S1 a, Material complementario en línea) (Kurmayer et al. 2005 Shishido et al. 2013), lo que convierte a la recombinación en un importante impulsor de la diversificación de microcistinas.

      Diversificación de NRP de cianobacterias mediante recombinación en la biosíntesis de (a) microcistinas, (B) microgininas, (C) anabaenopeptinas, (D) spumigins, y (mi) anabaenolisinas. Las diferencias estructurales entre pares de familias de compuestos (cuadrados grises) se correlacionan con la divergencia de la secuencia de nucleótidos de los genes que codifican los módulos NRPS (M). Las secuencias relacionadas se han alineado para la comparación por pares. Los valores π (número medio de diferencias de nucleótidos por sitio entre dos secuencias) se calcularon utilizando el modo de ventana deslizante en DnaSP (ancho, paso de 300 nt, 150 nt). La estructura de mosaico de los genes (Smith 1992) indica claramente la recombinación. Esta noción también está fuertemente apoyada por la detección de segmentos de genes que complementan sitios divergentes de manera recíproca (viñetas numeradas [BP] 1–6). En particular, las secuencias del complemento provienen de módulos del mismo grupo (BP 1, 4), de diferentes grupos de la misma especie (BP 3) o de diferentes grupos de diferentes especies (BP 2, 5, 6). Los residuos de aminoácidos en las estructuras están codificados por colores para rastrear su origen biosintético hasta los módulos individuales. Hty, homotirosina Hph, homofenilalanina mPro, 4-metilprolina mAsp, ácido 3-metilaspártico Te, tioesterasa, R, dominio reductor. (F) Representación cercana de supuestos eventos de recombinación para evaluar los límites de las unidades de intercambio. Los segmentos génicos que codifican los módulos se dividen en dominios de adenilación (A), condensación (C), tiolación (T) y, si está presente, metilación (MT). Los motivos centrales específicos del dominio de adenilación se indican mediante bandas y números (1-10) (Marahiel et al. 1997). Los enlazadores se indican como cuadrados rellenos. Las partes resaltadas de los gráficos representan regiones que están más estrechamente relacionadas con secuencias que codifican otros módulos que con la secuencia del ortólogo respectivo.

      Diversificación de NRP de cianobacterias mediante recombinación en la biosíntesis de (a) microcistinas, (B) microgininas, (C) anabaenopeptinas, (D) spumigins, y (mi) anabaenolisinas. Las diferencias estructurales entre pares de familias de compuestos (cuadrados grises) se correlacionan con la divergencia de la secuencia de nucleótidos de los genes que codifican los módulos NRPS (M). Las secuencias relacionadas se han alineado para la comparación por pares. Los valores π (número medio de diferencias de nucleótidos por sitio entre dos secuencias) se calcularon utilizando el modo de ventana deslizante en DnaSP (ancho, paso de 300 nt, 150 nt). La estructura de mosaico de los genes (Smith 1992) indica claramente la recombinación. Esta noción también está fuertemente apoyada por la detección de segmentos de genes que complementan sitios divergentes de forma recíproca (viñetas numeradas [BP] 1–6). En particular, las secuencias del complemento provienen de módulos del mismo grupo (BP 1, 4), de diferentes grupos de la misma especie (BP 3) o de diferentes grupos de diferentes especies (BP 2, 5, 6). Los residuos de aminoácidos en las estructuras están codificados por colores para rastrear su origen biosintético hasta los módulos individuales. Hty, homotirosina Hph, homofenilalanina mPro, 4-metilprolina mAsp, ácido 3-metilaspártico Te, tioesterasa, R, dominio reductor. (F) Representación cercana de supuestos eventos de recombinación para evaluar los límites de las unidades de intercambio. Los segmentos génicos que codifican los módulos se dividen en dominios de adenilación (A), condensación (C), tiolación (T) y, si está presente, metilación (MT). Los motivos centrales específicos del dominio de adenilación se indican mediante bandas y números (1-10) (Marahiel et al. 1997). Los enlazadores se indican como cuadrados rellenos. Las partes resaltadas de los gráficos representan regiones que están más estrechamente relacionadas con secuencias que codifican otros módulos que con la secuencia del ortólogo respectivo.

      La prevalencia de la recombinación en la evolución de la diversidad de microcistinas nos motivó a investigar los eventos de recombinación en genes NRPS bacterianos de forma sistemática a nivel de filo. Las cianobacterias son un recurso extraordinariamente valioso para el estudio de la recombinación natural de genes NRPS (Welker y von Döhren 2006), debido a un extenso seguimiento ecológico a nivel metabólico y genómico (Sogge et al.2013 Agha y Quesada 2014 Mazur-Marzec et al.2016) . Gran parte del interés por los metabolitos de las cianobacterias se deriva no solo de las floraciones de cianobacterias productoras de toxinas, que plantean preocupaciones para la salud pública, sino también del pronunciado potencial farmacológico de muchos compuestos con diversas bioactividades. Esto conduce a una cantidad cada vez mayor de datos sobre quimio-, eco- y genotipos estrechamente relacionados, listos para la minería de datos completa. Después del análisis de diversas familias de NRP y el análisis en profundidad de las secuencias del genoma disponibles, pudimos identificar 13 eventos de recombinación previamente no reconocidos, junto con cuatro eventos reportados previamente (Ishida et al. 2009 Christiansen et al. 2011), al correlacionar diferencias estructurales. entre pares de familias de compuestos con divergencia de secuencia de nucleótidos de los genes que codifican módulos NRPS. Además, en muchos casos detectamos segmentos de genes que complementan estos sitios divergentes, revelando así una estructura de mosaico de los genes (Smith 1992), una clara indicación de recombinación. Estos supuestos eventos de recombinación condujeron a cambios en la composición de aminoácidos de microgininas, anabaenopeptinas, espumiginas, anabaenolisinas, ciclodepsipéptidos Ahp y aeruginosinas (figs. 2 y 3 fig. Suplementaria S1 C, Material complementario en línea). Curiosamente, para 12 de estos eventos, pudimos identificar secuencias de socios de recombinación plausibles de genes de biosíntesis de NRP caracterizados, que provienen de módulos del mismo grupo (fig. 2, viñeta [BP] 4 fig. 3, BP8, 11 , y 13), de conglomerados relacionados de diferentes especies (fig.3, BP7 y 10), de diferentes conglomerados de la misma especie (fig.2, BP3), o de diferentes conglomerados de diferentes especies (fig.2, BP2, 5 y 6 fig.3, BP9 y 12). Para obtener más soporte para la recombinación, usamos RDP4 (Martin et al. 2015). Mediante el uso de múltiples métodos de detección de recombinación (RDP [Martin y Rybicki 2000], GENECONV [Padidam et al. 1999], Bootscan [Salminen et al. 1995], Maxchi [Smith 1992], Chimaera [Posada y Crandall 2001], SiSscan [Gibbs et al. 2000], 3Seq [Boni et al. 2007], LARD [Holmes et al. 1999]) obtuvimos un fuerte apoyo para la recombinación en todos los eventos para los cuales pudimos identificar de manera integral secuencias de parejas de recombinación plausibles, porque la recombinación podría detectarse en todos los casos con todos los métodos utilizados (figuras complementarias S2-S13, material complementario en línea). Se sabe que diferentes métodos que evalúan la recombinación conducen a diferentes resultados dependiendo de factores como la divergencia de secuencia. Por lo tanto, se deben utilizar diferentes métodos para alcanzar la máxima potencia mientras se minimizan los resultados falsos positivos (Posada y Crandall 2001).

      Diversificación de ciclodepsipéptidos Ahp mediante recombinación. (a) Las diferencias estructurales de los ahpciclodepsipéptidos (cuadrados grises) se correlacionan con la divergencia de la secuencia de nucleótidos de los genes que codifican los módulos NRPS (M). Se han alineado secuencias estrechamente relacionadas para la comparación por pares. Los valores π (número medio de diferencias de nucleótidos por sitio entre dos secuencias) se calcularon utilizando el modo de ventana deslizante en DnaSP (ancho, paso de 300 nt, 150 nt). La estructura de mosaico de los genes (Smith 1992) indica claramente la recombinación. Esta noción también está fuertemente apoyada por la detección de segmentos de genes que complementan los sitios divergentes de forma recíproca (BP 7-13). En particular, las secuencias del complemento provienen de módulos del mismo grupo (BP 8, 11 y 13), de grupos relacionados de diferentes especies (BP 7 y 10) o de diferentes grupos de diferentes especies (BP 9 y 12). Los residuos de aminoácidos en las estructuras están codificados por colores para rastrear su origen biosintético hasta los módulos individuales. Ahp, 3-amino-6-hidroxi-2-piperidona Hty, homotirosina Hmp, 3-hidroxi-4-metilprolina Te, tioesterasa. (B) Representación cercana de supuestos eventos de recombinación para evaluar los límites de las unidades de intercambio. Los segmentos de genes que codifican los módulos se dividen en dominios de adenilación (A), condensación (C) y tiolación (T). Los motivos centrales específicos del dominio de adenilación se indican mediante bandas y números (1-10) (Marahiel et al. 1997). Los enlazadores se indican como cuadrados rellenos. Las partes resaltadas de los gráficos representan regiones que están más estrechamente relacionadas con secuencias que codifican otros módulos que con la secuencia del ortólogo respectivo.

      Diversificación de ciclodepsipéptidos Ahp mediante recombinación. (a) Las diferencias estructurales de los ahpciclodepsipéptidos (cuadrados grises) se correlacionan con la divergencia de la secuencia de nucleótidos de los genes que codifican los módulos NRPS (M). Se han alineado secuencias estrechamente relacionadas para la comparación por pares. Los valores π (número medio de diferencias de nucleótidos por sitio entre dos secuencias) se calcularon utilizando el modo de ventana deslizante en DnaSP (ancho, paso de 300 nt, 150 nt). La estructura de mosaico de los genes (Smith 1992) indica claramente la recombinación. Esta noción también está fuertemente apoyada por la detección de segmentos de genes que complementan sitios divergentes de forma recíproca (BP 7-13). En particular, las secuencias del complemento provienen de módulos del mismo grupo (BP 8, 11 y 13), de grupos relacionados de diferentes especies (BP 7 y 10) o de diferentes grupos de diferentes especies (BP 9 y 12). Los residuos de aminoácidos en las estructuras están codificados por colores para rastrear su origen biosintético hasta los módulos individuales. Ahp, 3-amino-6-hidroxi-2-piperidona Hty, homotirosina Hmp, 3-hidroxi-4-metilprolina Te, tioesterasa. (B) Representación cercana de supuestos eventos de recombinación para evaluar los límites de las unidades de intercambio. Los segmentos de genes que codifican módulos se dividen en dominios de adenilación (A), condensación (C) y tiolación (T). Los motivos centrales específicos del dominio de adenilación se indican mediante bandas y números (1-10) (Marahiel et al. 1997). Los enlazadores se indican como cuadrados rellenos. Las partes resaltadas de los gráficos representan regiones que están más estrechamente relacionadas con secuencias que codifican otros módulos que con la secuencia del ortólogo respectivo.

      Con ocho casos documentados de recombinación, la familia de ciclodepsipéptidos Ahp se destaca en nuestro conjunto de datos (fig. 3). Esta familia de compuestos con actualmente más de 200 miembros, todos los cuales poseen una fracción única de 3-amino-6-hidroxi-2-piperidona (Ahp) en la posición 3, es excepcionalmente diversa (Köcher et al. 2020). Además del resto Ahp, estos inhibidores de serina proteasa notablemente activos comparten una topología de anillo muy conservada en la que las posiciones muy conservadas (1, 3, 5) se alternan con posiciones muy (2, 4) o al menos ligeramente (6) flexibles (fig. 3a) (Welker y von Döhren 2006). Nuestros datos muestran que la recombinación contribuye a la diversificación de todas las posiciones flexibles (fig. 3). Sin embargo, los resultados también indican claramente que el módulo responsable de la incorporación del aminoácido en la posición 4 es un hotspot de recombinación, mientras que la posición más variable de Ahp-ciclodepsipéptidos, la posición 2 (Welker y von Döhren 2006), parece ser mucho menor frecuentemente alterado por recombinación (fig. 3).

      A continuación, dirigimos nuestra atención a los prolíficos productores de NRP de otros phyla como firmicutes y actinobacteria para probar de manera ejemplar si el concepto de recombinación para la diversificación de NRP está igualmente extendido en todo el reino bacteriano. En ambos phyla juntos pudimos detectar 11 eventos de recombinación no reconocidos previamente en la biosíntesis de lipopéptidos iturínicos, polimixinas y antibióticos glicopéptidos, junto con un evento reportado previamente de biosíntesis de hormaomicina (Crüsemann et al. 2013) (fig. 4 y fig. . S1, Material complementario en línea). Para 5 de estos 12 eventos, pudimos identificar secuencias de socios de recombinación plausibles de genes de biosíntesis de NRP caracterizados, que provienen de módulos del mismo grupo (fig.4, BP14 y 18), de grupos relacionados de diferentes especies (fig.4 , BP15), de diferentes conglomerados de la misma especie (fig. 4, BP17), o de diferentes conglomerados de diferentes especies (fig. 4, BP16). Nuevamente, el análisis con RDP4 brindó un fuerte apoyo para la recombinación en todos los eventos para los cuales pudimos identificar de manera integral secuencias de parejas de recombinación plausibles, ya que la recombinación podría detectarse en todos los casos con todos los métodos utilizados (figuras complementarias S14-S17, material complementario en línea).

      Diversificación de NRP no cianobacterianos mediante recombinación. Eventos putativos de recombinación en la biosíntesis de (a) lipopéptidos iturínicos y (B) polimixinas. Las diferencias estructurales de los NRP (cuadrados grises) se correlacionan con la divergencia de la secuencia de nucleótidos de los genes que codifican los módulos de NRPS (M). Se han alineado secuencias estrechamente relacionadas para la comparación por pares. Los valores π (número medio de diferencias de nucleótidos por sitio entre dos secuencias) se calcularon utilizando el modo de ventana deslizante en DnaSP (ancho, paso de 300 nt, 150 nt). La estructura de mosaico de los genes (Smith 1992) indica claramente la recombinación. Esta noción también está fuertemente apoyada por la detección de segmentos de genes que complementan sitios divergentes de manera recíproca (viñetas numeradas [BP] 14-18). En particular, las secuencias del complemento provienen de módulos del mismo grupo (BP 14 y 18), de grupos relacionados de diferentes especies (BP 15), de diferentes grupos de la misma especie (BP 17) o de diferentes grupos de diferentes especies ( BP 16). Los residuos de aminoácidos en las estructuras están codificados por colores para rastrear su origen biosintético hasta los módulos individuales. Dab, ácido diaminobutírico Te, tioesterasa R, resto alquilo. (C) Representación cercana de supuestos eventos de recombinación para evaluar los límites de las unidades de intercambio. Los segmentos de genes que codifican módulos se dividen en dominios de adenilación (A), condensación (C) y tiolación (T). Los motivos centrales específicos del dominio de adenilación se indican mediante bandas y números (1-10) (Marahiel et al. 1997). Los enlazadores se indican como cuadrados rellenos. Las partes resaltadas de los gráficos representan regiones que están más estrechamente relacionadas con secuencias que codifican otros módulos que con la secuencia del ortólogo respectivo.

      Diversificación de NRP no cianobacterianos mediante recombinación. Eventos putativos de recombinación en la biosíntesis de (a) lipopéptidos iturínicos y (B) polimixinas. Las diferencias estructurales de los NRP (cuadrados grises) se correlacionan con la divergencia de la secuencia de nucleótidos de los genes que codifican los módulos NRPS (M). Se han alineado secuencias estrechamente relacionadas para la comparación por pares. Los valores π (número medio de diferencias de nucleótidos por sitio entre dos secuencias) se calcularon utilizando el modo de ventana deslizante en DnaSP (ancho, paso de 300 nt, 150 nt). La estructura de mosaico de los genes (Smith 1992) indica claramente la recombinación. Esta noción también está fuertemente apoyada por la detección de segmentos de genes que complementan sitios divergentes de manera recíproca (viñetas numeradas [BP] 14-18). En particular, las secuencias del complemento provienen de módulos del mismo grupo (BP 14 y 18), de grupos relacionados de diferentes especies (BP 15), de diferentes grupos de la misma especie (BP 17) o de diferentes grupos de diferentes especies ( BP 16). Los residuos de aminoácidos en las estructuras están codificados por colores para rastrear su origen biosintético hasta los módulos individuales. Dab, ácido diaminobutírico Te, tioesterasa R, resto alquilo. (C) Representación cercana de supuestos eventos de recombinación para evaluar los límites de las unidades de intercambio. Los segmentos de genes que codifican módulos se dividen en dominios de adenilación (A), condensación (C) y tiolación (T). Los motivos centrales específicos del dominio de adenilación se indican mediante bandas y números (1-10) (Marahiel et al. 1997). Los enlazadores se indican como cuadrados rellenos. Las partes resaltadas de los gráficos representan regiones que están más estrechamente relacionadas con secuencias que codifican otros módulos que con la secuencia del ortólogo respectivo.

      Juntos, estos resultados muestran que la recombinación es un factor clave en la evolución de la diversidad de NRP que está muy extendida en el reino bacteriano. El número de eventos de recombinación detectados en una familia de compuestos individual se correlaciona aproximadamente con el número de compuestos conocidos y grupos de genes de biosíntesis secuenciados para todos los phyla investigados, lo que indica que la recombinación es un fenómeno abundante y ubicuo en la biosíntesis de NRP.

      La Acentro El dominio es un hotspot de diversificación

      Para probar si la ocurrencia generalizada de recombinación sigue reglas evolutivas definidas, analizamos los límites de las unidades de intercambio de eventos de recombinación individuales a nivel de ADN (figuras 2f, 3b y 4c) así como a nivel de proteína (figuras complementarias S18 y S19). , Material complementario en línea). Por lo tanto, se utilizó un análisis de ventana deslizante para identificar puntos de interrupción que marcan relaciones más cercanas con secuencias que codifican otros módulos que con la secuencia del ortólogo respectivo. Muy notablemente, la recombinación se dirige predominantemente a la Acentro dominio para lograr el intercambio de aminoácidos individuales en andamios NPR. Las únicas excepciones se pueden encontrar en la biosíntesis de una anabaenopeptina (fig. 2, BP4) y un lipopéptido iturínico (fig. 4, BP17), para el cual en el primer caso un didominio C – A y en el segundo caso un A– T – C – Un multidominio parece intercambiarse. Curiosamente, también en estos casos, los intercambios de subdominio A parecen contribuir a la diversificación compuesta. Esta asombrosa observación apunta a escenarios de recombinación más complejos en los que múltiples eventos de recombinación contribuyeron a la diversificación de genes NRPS. Sin embargo, el enfoque evolutivo más o menos exclusivo en la Acentro El dominio contradice fuertemente la hipótesis ampliamente creída de que los dominios A y C coevolucionan y se transfieren juntos entre módulos (Lautru y Challis 2004 Baltz 2014).

      La proyección de las unidades de intercambio deducidas (fig. 5a) sobre la estructura de SrfA-C (Tanovic et al. 2008) ilustra la tendencia muy obvia de mantener el enlazador C – A nativo, el Asub dominio y, en consecuencia, el Asub–Interfaz de dominio T intacta (fig. 5b). Sin embargo, dentro de estas limitaciones, los límites de las unidades de intercambio son notablemente diversos. Esta pluralidad indica una plasticidad pronunciada de la Acentro dominio, que proporciona múltiples puntos de interrupción para que los intercambios de subdominios sean aprovechados por la evolución (fig. 5a).

      Visualización de límites de unidades de intercambio en módulos NRPS. (a) Visualización esquemática de las unidades de intercambio deducidas (figuras complementarias S18 y S19, Material complementario en línea) que muy probablemente resulten de un solo evento de recombinación (patrón verificado). Los módulos se dividen en dominios de adenilación (A), condensación (C), tiolación (T) y enlazadores (L). Los motivos centrales específicos del dominio de adenilación se indican con los números 1-10 (Marahiel et al. 1997). Los módulos que poseen un dominio de metiltransferasa (MT) adicional entre el motivo central 8 y 9 están marcados con un asterisco. La pluralidad de límites de unidades de intercambio indica una plasticidad pronunciada del dominio Acore, que proporciona múltiples puntos de corte para que los intercambios de subdominios sean aprovechados por la evolución. (B) La proyección de las unidades de intercambio deducidas sobre la estructura de SrfA – C (Tanovic et al. 2008) ilustra la tendencia obvia a mantener intactos el enlazador C – A nativo, el dominio Asub y, por consiguiente, la interfaz del dominio Asub – T.

      Visualización de límites de unidades de intercambio en módulos NRPS. (a) Visualización esquemática de las unidades de intercambio deducidas (figuras complementarias S18 y S19, Material complementario en línea) que muy probablemente resulten de un solo evento de recombinación (patrón verificado). Los módulos se dividen en dominios de adenilación (A), condensación (C), tiolación (T) y enlazadores (L). Los motivos centrales específicos del dominio de adenilación se indican con los números 1-10 (Marahiel et al. 1997). Los módulos que poseen un dominio de metiltransferasa (MT) adicional entre el motivo central 8 y 9 están marcados con un asterisco. La pluralidad de límites de unidades de intercambio indica una plasticidad pronunciada del dominio Acore, que proporciona múltiples puntos de corte para que los intercambios de subdominios sean aprovechados por la evolución. (B) La proyección de las unidades de intercambio deducidas sobre la estructura de SrfA – C (Tanovic et al. 2008) ilustra la tendencia obvia a mantener intactos el enlazador C – A nativo, el dominio Asub y, por consiguiente, la interfaz del dominio Asub – T.

      Curiosamente, los intercambios del subdominio A parecen seguir un esquema bastante complementario en comparación con los eventos de recombinación que conducen a la integración de los dominios E en las rutas de NRP, que cambian la configuración del aminoácido que incorpora el módulo de la configuración 1 a la d ( Rounge et al.2008). En estos eventos, dominios especiales T y C (Tmi y D CL) reemplazan los dominios T y C convencionales (TC y L CL) que conduce al intercambio de TC- L CL dominios con Tmi–E– D CL tridominios (figura suplementaria S20, Material suplementario en línea). En particular, la Asub El dominio del dominio A adyacente también se intercambia, lo que también indica la importancia del dominio A nativo.sub–T interfaces de dominio en arquitecturas funcionales NRPS.


      Primera persona - Daisuke Takao

      First Person es una serie de entrevistas con los primeros autores de una selección de artículos publicados en Biology Open, que ayuda a los investigadores que inician su carrera a promocionarse junto con sus artículos. Daisuke Takao es el primer autor de "Lazos de retroalimentación en la selección del sitio de coordenadas de la red Plk4-STIL-HsSAS6 para la formación de procentriolos", publicado en BiO. Daisuke realizó la investigación descrita en este artículo mientras era profesor asistente en el laboratorio de Daiju Kitagawa en la Escuela de Graduados de Ciencias Farmacéuticas de la Universidad de Tokio, Japón. Ahora está en la Escuela de Graduados de Medicina de la Universidad de Tokio, investigando cilios y centrosomas.

      ¿Cuáles, en su opinión, son algunos de los mayores logros en su campo y cómo ha influido esto en su investigación?

      La microscopía de superresolución definitivamente ha cambiado la biología celular y, por supuesto, los campos de cilios y centrosomas no son una excepción. La arquitectura central de los cilios y centrosomas son tan pequeños como 200 nm de diámetro, lo que los convierte en los mejores objetivos para probar el límite de la microscopía óptica. De hecho, una serie de estudios que utilizan microscopía de superresolución nos han permitido comprender las estructuras nanoscópicas de los cilios y los centrosomas. Tales logros han impulsado el campo y, por supuesto, soy de los que visualizan el mundo nanoscópico con pasión. Apliqué microscopía de superresolución STED en mi trabajo reciente para visualizar patrones espaciales de moléculas en centrosomas, lo que también motivó este trabajo. Con suerte, nuestros logros también animarán a otros científicos en el campo.

      Esquema del ensamblaje dinámico de la arquitectura centrosomal central.


      Información de soporte

      S1 Fig. Respuesta en negrita específica de la capa en V1 para los estímulos presentados y esperados por separado para las subpoblaciones de vóxeles que prefieren (líneas continuas, formas rellenas) y no prefieren (líneas discontinuas, formas abiertas) la orientación actual.

      Las respuestas BOLD son más altas en las subpoblaciones que prefieren la orientación (esperada) en todas las capas para los estímulos presentados y las capas profundas solo para los estímulos esperados pero omitidos. Tenga en cuenta que las respuestas de omisión son negativas en general. Este es probablemente el resultado del hecho de que el estudio actual empleó un diseño rápido relacionado con eventos sin un período de referencia explícito. Específicamente, en este tipo de diseño, la línea de base es efectivamente la señal media, y cuando se omite un estímulo, durante una ejecución en la que se presentan estímulos la mayor parte del tiempo, es probable que la señal en V1 sea más baja que la media. Esencialmente, este tipo de diseño es óptimo para detectar diferencias entre condiciones (estímulo frente a omisión o estímulo / omisión de 45 ° frente a estímulo / omisión de 135 °), que fue nuestro principal interés aquí, pero subóptimo para detectar los efectos principales de condiciones únicas ( p. ej., estímulo frente a línea de base u omisión frente a línea de base). Los puntos representan participantes individuales y las formas curvas indican densidad. Las barras de error indican SEM intra-sujeto. Los datos están disponibles en osf.io/k54p3. NEGRITA, SEM dependiente del nivel de oxígeno en sangre, error estándar del V1 medio, corteza visual primaria.

      S2 Fig. Respuesta BOLD específica de la capa en V1 para los estímulos presentados y esperados basados ​​en los cursos de tiempo de vóxel sin procesar.

      En este análisis de control se omitió la normalización y ponderación de los cursos de tiempo de vóxel por selectividad de orientación. (A) Respuesta NEGRITA específica de la orientación a las rejillas presentadas (azul) y esperadas pero omitidas (naranja) en las diferentes capas de V1, promediadas entre las tareas. (B) Respuesta NEGRITA específica de la orientación a las rejillas esperadas pero omitidas (naranja, panel superior) y presentadas (azul, panel inferior), por separado para las tareas de orientación (líneas continuas, formas rellenas) y contraste (líneas discontinuas, formas abiertas). Los puntos representan participantes individuales y las formas curvas indican densidad. Las barras de error indican SEM intra-sujeto. Los datos están disponibles en osf.io/k54p3. NEGRITA, SEM dependiente del nivel de oxígeno en sangre, error estándar del V1 medio, corteza visual primaria.

      S3 Fig. Respuesta BOLD específica de la capa en V1 para los estímulos presentados y esperados determinados por interpolación en lugar de GLM espacial.

      (A) Respuesta NEGRITA específica de la orientación a las rejillas presentadas (azul) y esperadas pero omitidas (naranja) en las diferentes capas de V1, promediadas entre las tareas. (B) Respuesta NEGRITA específica de la orientación a las rejillas esperadas pero omitidas (naranja, panel superior) y presentadas (azul, panel inferior), por separado para las tareas de orientación (líneas continuas, formas rellenas) y contraste (líneas discontinuas, formas abiertas). Los puntos representan participantes individuales y las formas curvas indican densidad. Las barras de error indican SEM intra-sujeto. Los datos están disponibles en osf.io/k54p3. BOLD, GLM dependiente del nivel de oxígeno en sangre, modelo lineal general SEM, error estándar de la media V1, corteza visual primaria.

      S4 Fig. Respuesta en negrita específica de la capa en V1 presentada y esperada en función del número de vóxeles seleccionados.

      (A) Respuesta NEGRITA específica de la orientación a las rejillas esperadas pero omitidas en las diferentes capas de V1, promediada entre las tareas. (B) Respuesta en negrita específica de la orientación a las rejillas presentadas en las diferentes capas de V1, promediada sobre las tareas. Las barras de error indican SEM intra-sujeto. Los datos están disponibles en osf.io/k54p3. NEGRITA, SEM dependiente del nivel de oxígeno en sangre, error estándar del V1 medio, corteza visual primaria.

      S5 Fig. Registro de límites corticales para significar EPI para todos los participantes.

      Los registros se muestran solo después del registro de carrocería rígida (BBR), así como después de RBR. RBR aumentó el contraste absoluto GM-WM (c) en todos los participantes. Las flechas resaltan las ubicaciones donde RBR mejoró el registro. BBR, EPI de registro basado en límites, imágenes planas de eco GM, RBR de materia gris, WM de registro de límite recursivo, materia blanca.

      S6 Fig. Ilustración del método GLM temporal.

      Modelo de ejemplo y datos mostrados para 1 participante (P1) y 1 ROI (V1, 135 grados prefiriendo vóxeles). Panel superior izquierdo: regresores utilizados en el GLM temporal. Los cursos de tiempo coloreados indican regresores para las 4 condiciones de interés, y los cursos de tiempo grises indican regresores molestos (es decir, movimiento de la cabeza). Izquierda, 3 paneles inferiores: cursos de tiempo de resonancia magnética funcional en cada una de las 3 capas de GM (gris sólido) y cursos de tiempo ajustados por GLM (negro punteado). Derecha, 3 paneles inferiores: estimaciones de parámetros para los 4 regresores de interés, cuantificando la amplitud de la respuesta BOLD evocada por las 4 condiciones. Estas estimaciones de parámetros constituyen los principales resultados, como se muestra en la Fig. 3. Los datos están disponibles en osf.io/k54p3. BOLD, fMRI dependiente del nivel de oxígeno en sangre, GLM de resonancia magnética funcional, modelo lineal general GM, ROI de la materia gris, región de interés.


      Ver el vídeo: La Forma Arquitectónica (Julio 2022).


Comentarios:

  1. Akinogore

    Sí, en serio. Fue y conmigo. Ingrese Discutiremos esta pregunta.

  2. Clayborne

    Resultados de comunicación extraños.

  3. Eagon

    ¿Pero algo análogo es?

  4. Nu'man

    Es muy lástima para mí, que no puedo ayudarte nada. Pero está seguro de que encontrará la decisión correcta. No se desesperen.

  5. Lex

    A riesgo de sonar como un lego, pero aún así preguntaré, ¿de dónde vino esto y quién lo escribió?



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